專利名稱：制造鰭式場效晶體管(finfet)裝置的方法
技術領域：
本發明大體來說涉及一種制造鰭式場效晶體管(FinFET)裝置的方法。
背景技術：
靜態隨機存取存儲器(SRAM)位單元可使用垂直型雙柵極或三柵極鰭式場效晶體管(FinFET)來實施。使用FinFET使SRAM位單元能夠具有優于常規平面型互補金屬氧化物半導體(CM0Q技術的一個或一個以上益處，例如較小的位單元尺寸、較大的單元電流、 較低的單元漏電流或較高的靜電噪聲容限。FinFET可使用得到偶數個鰭的側壁轉移方法 (sidewall transfer method)來形成。當使用側壁轉移方法制造具有奇數個鰭的FinFET 裝置時，形成偶數個鰭且接著移除一鰭。然而，移除一個鰭以得到奇數個鰭是個困難的過程且需要高精確度。
發明內容
在一特定實施例中，一種方法包括在硅襯底上沉積第一虛設結構，所述第一虛設結構具有隔開第一寬度的第一側壁及第二側壁。所述方法還包括在沉積所述第一虛設結構的同時在所述硅襯底上沉積第二虛設結構。所述第二虛設結構具有隔開第二寬度的第三側壁及第四側壁。所述第二寬度大體上大于所述第一寬度。使用所述第一虛設結構形成大致隔開所述第一寬度的第一對鰭。使用所述第二虛設結構形成大致隔開所述第二寬度的第二對鰭。在另一特定實施例中，揭示一種電子裝置。所述電子裝置包括第一對鰭，所述第一對鰭為經蝕刻的硅襯底上的第一及第二突起部。所述第一突起部大體上平行于所述第二突起部。所述第一突起部與所述第二突起部隔開第一寬度。所述電子裝置還包括第二對鰭， 所述第二對鰭為所述經蝕刻的硅襯底上的隔開第二寬度的第三及第四突起部。所述第二寬度不同于所述第一寬度。所述電子裝置還包括第三對鰭，所述第三對鰭為所述經蝕刻的硅襯底上的隔開第三寬度的第五及第六突起部。所述第二對鰭位于所述第一對鰭與所述第三對鰭之間。所述第一對鰭及所述第二對鰭是通過應用光刻掩模與具有不同尺寸的虛設結構而形成。在另一特定實施例中，揭示一種制造靜態隨機存取存儲器(SRAM)的方法。所述方法包括使用光刻掩模形成第一虛設結構。所述第一虛設結構具有第一寬度及第一橫向相對側壁。所述方法進一步包括在形成所述第一虛設結構的同時形成第二虛設結構。所述第二虛設結構具有大體上大于所述第一寬度的第二寬度。所述第二虛設結構具有第二橫向相對側壁。所述方法進一步包括與所述第一虛設結構同時地形成第三虛設結構。所述第三虛設結構具有所述第一寬度且具有第三橫向相對側壁。所述方法進一步包括在所述第一橫向相對側壁上沉積第一絕緣材料以形成第一絕緣隔片及第二絕緣隔片。所述方法進一步包括在所述第二橫向相對側壁上沉積第二絕緣材料以形成第三絕緣隔片及第四絕緣隔片。所述方法進一步包括在所述第三橫向相對側壁上沉積第三絕緣材料以形成第四絕緣隔片及第五
5絕緣隔片。所述方法進一步包括移除所述第一虛設結構，移除所述第二虛設結構，及移除所述第三虛設結構。在另一特定實施例中，一種方法包括在硅襯底上沉積第一虛設結構，所述第一虛設結構具有隔開第一寬度的第一側壁及第二側壁。所述方法還包括在沉積所述第一虛設結構的同時在所述硅襯底上沉積第二虛設結構。所述第二虛設結構具有隔開第二寬度的第三側壁及第四側壁。所述第二寬度大體上大于所述第一寬度。所述方法還包括沉積第一絕緣材料以形成鄰近于所述第一側壁的第一絕緣隔片且形成鄰近于所述第二側壁的第二絕緣隔片。所述方法還包括沉積第二絕緣材料以形成鄰近于所述第三側壁的第三絕緣隔片及鄰近于所述第四側壁的第四絕緣隔片。所述方法還包括將所述第一虛設結構從所述硅襯底移除。所述方法還包括將所述第二虛設結構從所述硅襯底移除。通過所述所揭示的實施例中的至少一者提供的特定優點為，因為位單元的特定場效晶體管(FET)的特征尺寸較大，所以虛設結構圖案化工藝得以簡化。通過所述所揭示的實施例中的至少一者提供的另一特定優點在于不必移除一個鰭以形成上拉FET，因為每一上拉裝置使用兩個鰭。在審閱整個申請案之后，本發明的其它方面、優點及特征將變得顯而易見，整個申請案包括以下部分“
”、“具體實施方式
”及“權利要求書”。
圖1為制造鰭式場效晶體管(FinFET)裝置的第一說明性實施例的框圖；圖2為制造FinFET裝置的第二說明性實施例的框圖；圖3為制造FinFET裝置的第三說明性實施例的框圖；圖4為制造FinFET裝置的第四說明性實施例的框圖；圖5為制造FinFET裝置的第五說明性實施例的框圖；圖6為制造FinFET裝置的第六說明性實施例的框圖；圖7為制造FinFET裝置的第七說明性實施例的框圖；圖8為制造FinFET裝置的第八說明性實施例的框圖；圖9為制造FinFET裝置的第九說明性實施例的框圖；圖10為制造FinFET裝置的第十說明性實施例的框圖；圖11為制造FinFET裝置的第i^一說明性實施例的框圖；圖12為制造FinFET裝置的第十二說明性實施例的框圖；圖13為制造FinFET裝置的方法的第一說明性實施例的流程圖；圖14為制造靜態隨機存取存儲器(SRAM)裝置的方法的第二說明性實施例的流程圖；及圖15為制造靜態隨機存取存儲器(SRAM)裝置的方法的第三說明性實施例的流程圖。
具體實施例方式參看圖1，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第一說明性實施例且大體上將其指定為100。圖1說明包括第一窗口 106、第二窗口 108及第三窗口 110的光刻掩模102。光刻掩模102可用于經由光刻工藝將第一虛設結構112、第二虛設結構114及第三虛設結構116同時沉積于硅襯底104上。第一虛設結構112具有第一寬度118、第一側壁120及第二側壁122。在說明性實施例中，第一側壁120與第二側壁122為第一橫向相對側壁。第二虛設結構114具有第二寬度124。在說明性實施例中，第二寬度IM可不同于第一寬度118。舉例來說，第二寬度 1 可大體上大于第一寬度118。第二虛設結構114具有第三側壁1 及第四側壁128。在說明性實施例中，將第三側壁126與第四側壁1 稱作第二橫向相對側壁。第三虛設結構116具有第三寬度130。 在說明性實施例中，第三寬度130可大致與第一寬度118相同。第三虛設結構116具有第五側壁132及第六側壁134。在說明性實施例中，將第五側壁132與第六側壁134稱作第三橫向相對側壁。在圖9中說明制造鰭式場效晶體管(FinFET)裝置的側視圖的實例。在特定說明性非限制實施例中，第二寬度IM大于第一寬度118且第二寬度IM 大于第三寬度130。在說明性非限制實施例中，第一寬度118及第三寬度IM在10納米 (nm)與30納米(nm)之間寬且第二寬度130為40nm與70nm之間寬。第一側壁120及第二側壁122用以形成雙鰭式晶體管。類似地，第五側壁132及第六側壁134用以形成雙鰭式晶體管。使第二寬度IM大體上大于第一寬度118及第三寬度130使得第三側壁1 及第四側壁128能夠用于單獨的單鰭式裝置中。當第二寬度IM 在尺寸上大體上等于第一寬度118且等于第三寬度130時，移除第三側壁1 或第四側壁 128以便形成單獨的單鰭式裝置。因此，形成具有大于第一虛設結構的寬度且大于第三虛設結構的寬度的寬度的第二虛設結構可使虛設結構圖案化工藝簡化。如將在圖4中更詳細論述，第二虛設結構的較大寬度使得能夠容易地移除沉積于所述虛設結構的任一側上的材料的若干部分，使得第二虛設結構能夠用以形成單獨的單鰭式裝置。另外，此方法不需要移除一個鰭，因為每一 FET(例如上拉FET)使用一個鰭。還可應用所描述的方法來制造具有類似布局(即，雙鰭式布局及單鰭式布局)的任何FinFET。舉例來說，可應用所描述的方法來制造具有多個雙鰭式布局及單鰭式布局的任何FinFET。參看圖2，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第二說明性實施例且大體上將其指定為200。硅襯底104包括具有第一橫向相對側壁120與122 的第一虛設結構112、具有第二橫向相對側壁126與128的第二虛設結構114，及具有第三橫向相對側壁132與134的第三虛設結構116。可將第一絕緣材料202沉積于第一橫向相對側壁120與122上以形成第一絕緣隔片204及第二絕緣隔片206。可將第二絕緣材料208沉積于第二橫向相對側壁1 與1 上以形成第三絕緣隔片210及第四絕緣隔片212。可將第三絕緣材料214沉積于第三橫向相對側壁132與134上以形成第五絕緣隔片216及第六絕緣隔片218。首先，將第一絕緣隔片204與第二絕緣隔片206接合。然而，在后續步驟中，移除接合第一絕緣隔片204與第二絕緣隔片206的絕緣材料的部分，從而使得能夠使用第一絕緣隔片作為蝕刻掩模形成第一鰭且能夠使用第二絕緣隔片作為蝕刻掩模形成第二鰭。另外， 在后續步驟中，移除接合第三絕緣隔片210與第四絕緣隔片212的絕緣材料的部分，從而使得能夠形成第三鰭及第四鰭。另外，移除接合第五絕緣隔片216與第六絕緣隔片218的絕
7緣材料的部分，從而使得能夠形成第五鰭及第六鰭。參看圖3，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第三說明性實施例且大體上將其指定為300。在圖3中，將第一虛設結構112、第二虛設結構114 及第三虛設結構116從硅襯底104移除。雖然圖3說明虛設結構112、114及116作為整體結構被移除，但虛設結構112、114及116可經由蝕刻而移除或以其它方式解除。參看圖4，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第四說明性實施例且大體上將其指定為400。在圖4中，將第一絕緣隔片204、第二絕緣隔片206、 第三絕緣隔片210、第四絕緣隔片212、第五絕緣隔片216及第六絕緣隔片218描繪為在硅襯底104上。在第三絕緣隔片210上執行第一負型光致抗蝕劑402且在第四絕緣隔片212 上執行第二負型光致抗蝕劑404。在絕緣隔片210及212上執行光致抗蝕劑402及404使得能夠容易地形成兩個單鰭式裝置，因為絕緣隔片210與212隔開大體上大于絕緣隔片204及206的寬度的寬度。與此對比，當絕緣隔片210與212隔開大體上等于絕緣隔片204及206的寬度的寬度時，則形成一個單鰭式裝置涉及試圖移除絕緣隔片210及212中的一者。當絕緣隔片210與212隔開大體上等于絕緣隔片204及206的寬度的寬度時，由于絕緣隔片210與212之間的寬度極小，所以通常難以移除絕緣隔片210及212中的一者。參看圖5，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第五說明性實施例且大體上將其指定為500。圖5說明在執行第一負型光致抗蝕劑402之后及執行第二負型光致抗蝕劑404之后的圖4中的FinFET裝置。圖5說明第一負型光致抗蝕劑 402已移除第三絕緣隔片210的一部分且第二光致抗蝕劑404已移除第四絕緣隔片212的一部分。移除第三絕緣隔片210的一部分使得第三絕緣隔片210能夠用于單鰭式裝置。另外，移除第四絕緣隔片212的一部分使得第四絕緣隔片212能夠用于單鰭式裝置。參看圖6，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第六說明性實施例且大體上將其指定為600。在圖6中，接觸墊結構602、接觸墊結構604及接觸墊結構606沉積于第一絕緣隔片204的其相應部分上。接觸墊結構602、接觸墊結構604及接觸墊結構606沉積于第二絕緣隔片206的其相應部分上。接觸墊結構608及接觸墊結構610可沉積于第三絕緣隔片210上。接觸墊結構 612及接觸墊結構614可沉積于第四絕緣隔片212上。接觸墊結構616、接觸墊結構618及接觸墊結構620可沉積于第五絕緣隔片216上且可沉積于第六絕緣隔片218上。參看圖7，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第七說明性實施例且大體上將其指定為700。對圖6中的硅襯底104應用蝕刻702以形成經蝕刻的硅襯底704。在說明性實施例中，蝕刻702可為硅蝕刻。圖6中的絕緣隔片204、206、210、212、216及218充當蝕刻掩模以使得蝕刻702形成多個鰭。蝕刻702可用以形成在第一絕緣隔片204下方的第一鰭712、在第二絕緣隔片 206下方的第二鰭714、在第三絕緣隔片210下方的第三鰭722、在第四絕緣隔片212下方的第四鰭728、在第五絕緣隔片216下方的第五鰭736及在第六絕緣隔片218下方的第六鰭 738。蝕刻702可進一步用以形成在第一及第二絕緣隔片204及206下方的第七鰭及第八鰭742及744，及在第五及第六絕緣隔片216及218下方的第九鰭及第十鰭746及748。因此，蝕刻702可使用絕緣隔片204、206、210、212、216及218作為蝕刻掩模以在經蝕刻的硅襯底704上形成鰭712、714、742、744、722、728、736、738、746及748。在說明性實施例中，鰭 712、714、742、744、722、728、736、738、746及748中的至少一者可為小于十五納米寬。另外，圖6中的接觸墊結構602、604及606充當蝕刻掩模以使得蝕刻702分別形成接點706、708及710。此外，在蝕刻702完成之后，可移除接觸墊結構608及610以分別暴露接點718及720。另外，在蝕刻702完成之后，可移除接觸墊結構612及614以分別暴露接點7M及726。另外，在蝕刻702完成之后，可移除接觸墊結構616、618及620以暴露接點 730、732 及 734。參看圖8，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第八說明性實施例且大體上將其指定為800。圖8說明本文中所描述的FinFET制造工藝如何可用以制造六晶體管(6T)靜態隨機存取存儲器(SRAM)位單元。可通過在經蝕刻的硅襯底704上跨越鰭712及714沉積第一柵極結構804且通過在第一柵極結構804的一個末端處沉積柵極墊區域806來形成第一場效晶體管802。柵極墊區域806可使信號或電壓能夠施加于第一柵極結構804以使得第一柵極結構804能夠調制通過鰭712及714的電流。在說明性實施例中，第一場效晶體管(FET)802可為通過門 (pass-gate)場效晶體管。可通過跨越鰭742、744及722沉積第二柵極結構812且通過在第二柵極結構812 的一個末端處沉積柵極墊區域814來形成第二場效晶體管808及第三場效晶體管810。柵極墊區域814可使電壓或信號能夠施加于第二柵極結構812以使得第二柵極結構812能夠調制經由第二柵極結構812通過鰭742、744及722的電流。在說明性實施例中，第二場效晶體管808為下拉場效晶體管且第三場效晶體管810為上拉場效晶體管。可通過跨越鰭746及748沉積第三柵極結構818且通過在第三柵極結構818的一個末端處沉積柵極墊區域820來形成第四場效晶體管816。柵極墊區域820可使信號或電壓能夠施加于第一柵極結構818以使得能夠調制通過鰭746及748的電流。在說明性實施例中，第四場效晶體管816為通過門場效晶體管。可通過跨越鰭7觀、736及738沉積第四柵極結構擬6且通過在第四柵極結構擬6 的一個末端處沉積柵極墊區域擬8來形成第五場效晶體管822及第六場效晶體管824。柵極墊區域擬8可使信號或電壓能夠施加于第四柵極結構826以使得第四柵極結構擬6能夠調制通過鰭7觀、736及738的電流。在說明性實施例中，第二場效晶體管808為下拉場效晶體管且第三場效晶體管810為上拉場效晶體管。在說明性實施例中，第五場效晶體管為下拉場效晶體管且第六場效晶體管824為上拉場效晶體管。晶體管802、808、810、816、822 及8 可互連以作為6T SRAM位單元操作。因此，通過沉積圖1中的具有大體上大于第一寬度118的第二寬度124的虛設結構114，所得鰭722與7 大致隔開第二寬度124。第二寬度IM使得晶體管810及擬4能夠各自使用單個鰭而晶體管802、808、816及822各自使用兩個鰭，因為第二寬度1 大體上大于第一寬度118及第三寬度130。圖9到圖12描繪使用具有可變寬度的虛設結構的側壁轉移方法。參看圖9，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第九說明性實施例且大體上將其指定為900。圖9使用側視透視圖說明制造FinFET。在說明性實施例中，圖9描繪圖1 的制造工藝100的部分的側視圖。
光刻掩模902包括第一窗口 906、第二窗口 908及第三窗口 910。光刻掩模902可用以使用單個光刻工藝在硅襯底904上同時形成第一虛設結構912、第二虛設結構914及第三虛設結構916。第一虛設結構912具有隔開第一寬度918的第一橫向相對側壁920與922。第二虛設結構914具有隔開第二寬度924的第二橫向相對側壁926與928。在一個說明性實施例中，第二寬度擬4可不同于第一寬度918。舉例來說，第二寬度擬4可大體上大于第一寬度918。第三虛設結構916具有隔開第三寬度930的第三橫向相對側壁932與934。參看圖10，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第十說明性實施例且大體上將其指定為1000。在說明性實施例中，圖10描繪圖2的制造工藝 200的部分的側視圖。硅襯底904包括具有第一橫向相對側壁920與922的第一虛設結構 912、具有第二橫向相對側壁926與928的第二虛設結構914及具有第三橫向相對側壁932 與934的第三虛設結構916。在橫向相對側壁920、922、擬6、擬8、932及934上沉積絕緣材料 1002、1008 及 1014 以分別形成絕緣隔片 1004、1006、1010、1012、1016 及 1018。參看圖11，揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第十一說明性實施例且大體上將其指定為1100。在說明性實施例中，圖11描繪圖3的制造工藝300的部分的側視圖。在圖11中，將第一虛設結構912、第二虛設結構914及第三虛設結構916從硅襯底904移除。雖然圖11說明虛設結構912、914及916作為整體結構被移除，但虛設結構912、914及916可經由蝕刻而移除或以其它方式解除。在移除虛設結構 912,914及916之后，絕緣隔片1004、1006、1010、1012、1016及1018保留在硅襯底904上。參看圖12，其揭示用于制造鰭式場效晶體管(FinFET)裝置的工藝的一部分的第十二說明性實施例且大體上將其指定為1200。在說明性實施例中，圖12描繪圖7的制造工藝700的側視圖，其中出于說明目的而移除接點。圖12中的FinFET裝置說明應用蝕刻 1202且將絕緣隔片1004、1006、1010、1012、1016及1018從圖11的硅襯底904移除之后的結果。在說明性實施例中，蝕刻1202可為硅蝕刻。蝕刻1202用以形成在第一絕緣隔片1004 下方的第一鰭1206、在第二絕緣隔片1006下方的第二鰭1208、在第三絕緣隔片1010下方的第三鰭1210、在第四絕緣隔片1012下方的第四鰭1212、在第五絕緣隔片1016下方的第五鰭1214及在第六絕緣隔片1018下方的第六鰭1216。因此，蝕刻1202使用圖11的絕緣隔片 1004、1006、1010、1012、1016 及 1018 作為蝕刻掩模以形成鰭 1206、1208、1210、1212、 1214及1216。在說明性實施例中，鰭1206、1208、1210、1212、1214及1216中的至少一者可小于十五納米寬。每一鰭為經蝕刻的硅襯底1204上的突起部。所述鰭成對形成，例如，第一對鰭 1206與1208、第二對鰭1210與1212及第三對鰭1214與1216。每一對鰭中的鰭大體上平行于彼此且隔開對應于圖9的虛設結構912、914及916的寬度的寬度。第一對鰭1206與 1208大致隔開圖1的第一寬度118，第二對鰭1210與1212大致隔開第二寬度124，且第三對鰭1214與1216大致隔開第三寬度130。第二對鰭1210與1212位于第一對鰭1206及 1208與第三對鰭1214及1216之間且可用于單獨的單鰭式晶體管(例如，圖8中的晶體管 810 及 824)中。圖13為制造鰭式場效晶體管(FinFET)裝置的方法的第一說明性實施例的流程圖。在1302處，在硅襯底上沉積第一虛設結構。第一虛設結構具有隔開第一寬度的第一側
10壁及第二側壁。繼續到1304，在沉積第一虛設結構的同時在硅襯底上沉積第二虛設結構。 第二虛設結構具有隔開第二寬度的第三側壁及第四側壁。第二寬度大體上大于第一寬度。 移到1306，使用第一虛設結構形成大致隔開第一寬度的第一對鰭且使用第二虛設結構形成大致隔開第二寬度的第二對鰭。在特定實施例中，第一虛設結構及第二虛設結構為圖1中的虛設結構106及108。前進到1308，沉積第一絕緣材料以形成鄰近于第一側壁的第一絕緣隔片且形成鄰近于第二側壁的第二絕緣隔片。進行到1310，沉積第二絕緣材料以形成鄰近于第三側壁的第三絕緣隔片及鄰近于第四側壁的第四絕緣隔片。在特定實施例中，第一絕緣隔片、第二絕緣隔片、第三絕緣隔片及第四絕緣隔片為圖2中的絕緣隔片204、206、210及212。繼續到 1312，將第一及第二虛設結構從硅襯底移除。在特定實施例中，通過使用蝕刻工藝或用于解除虛設結構的其它工藝解除第一及第二虛設結構來移除所述虛設結構。前進到1314，移除第三絕緣隔片及第四絕緣隔片中的至少一者的一部分。在特定實施例中，如圖5中所說明， 執行負型光致抗蝕劑工藝以移除第三及第四絕緣隔片中的至少一者的一部分。進行到1316，在第一絕緣隔片、第二絕緣隔片、第三絕緣隔片及第四絕緣隔片中的至少一者的至少一部分上沉積接觸墊結構。在特定實施例中，如圖6中所說明，可在絕緣隔片中的至少一者的至少一部分上沉積接觸墊結構。移到1318，使用第一絕緣隔片、第二絕緣隔片、第三絕緣隔片及第四絕緣隔片作為蝕刻掩模執行蝕刻以形成多個鰭。在特定實施例中，所執行的蝕刻為硅蝕刻工藝。在圖7 中說明所述蝕刻的結果的一實例。在特定實施例中，將所述多個鰭實施于六晶體管(6T)靜態隨機存取存儲器(SRAM)位單元中。繼續到1320，形成至少一個場效晶體管(FET)以使得第一柵極結構能夠調制通過所述多個鰭中的至少一個鰭的電流。在特定實施例中，至少一個場效晶體管為如圖8中所說明的上拉FET、下拉FET及通過門FET中的一者。在特定實施例中，至少一個鰭為小于十五納米寬。前進到1322，使用第一柵極形成下拉FET以調制通過使用第一絕緣隔片及第二絕緣隔片形成的鰭的電流。移到1324，使用第二柵極形成上拉FET以調制通過使用第三絕緣隔片或第四絕緣隔片形成的鰭的電流。所述方法在13 處結束。圖14為制造鰭式場效晶體管(FinFET)裝置的方法的第二說明性實施例的流程圖。在1402處，使用光刻掩模形成第一虛設結構。第一虛設結構具有第一寬度及第一橫向相對側壁。繼續到1404，與第一虛設結構同時地形成第二虛設結構。第二虛設結構具有第二橫向相對側壁。第二虛設結構可具有大于第一寬度的第二寬度。在說明性實施例中，第二虛設結構具有顯著大于第一寬度的第二寬度。移到1406，形成第三虛設結構。第三虛設結構具有第三橫向相對側壁。第三虛設結構具有第一寬度。在特定實施例中，第一虛設結構、第二虛設結構及第三虛設結構可為圖1中的虛設結構112、114及116。前進到1408，在第一橫向相對側壁上沉積第一絕緣材料以形成第一絕緣隔片及第二絕緣隔片。移到1410，在第二橫向相對側壁上沉積第二絕緣材料以形成第三絕緣隔片及第四絕緣隔片。進行到1412，在第三橫向相對側壁上沉積第三絕緣材料以形成第五絕緣隔片及第六絕緣隔片。在特定實施例中，第一橫向相對側壁、第二橫向相對側壁及第三橫向相對側壁可為圖2中的側壁204、206、210、212、216及218。繼續到1414，移除第一虛設結構、第二虛設結構及第三虛設結構。前進到1416，執行蝕刻以形成在第一絕緣隔片下方的第一鰭、在第二絕緣隔片下方的第二鰭、在第三絕緣隔片下方的第三鰭、在第四絕緣隔片下方的第四鰭、在第五絕緣隔片下方的第五鰭及在第六絕緣隔片下方的第六鰭。在特定實施例中，鰭712、714、722、728、 736、738、742、744、746及748是經由如圖7中所說明的蝕刻702而形成。移到1418，使用第一柵極形成下拉場效晶體管(FET)以調制通過第一鰭及通過第二鰭的電流，使用第二柵極形成上拉FET以調制通過第三鰭或通過第四鰭的電流，且使用第三柵極形成通過門FET以調制通過第五鰭及通過第六鰭的電流。在特定實施例中，下拉 FET為圖8中的FET 808，上拉FET為FET 810，且推門為FET 802。所述方法在1420處結束ο圖15為制造鰭式場效晶體管(FinFET)裝置的方法的第三說明性實施例的流程圖。在1502處，在硅襯底上沉積第一虛設結構。第一虛設結構具有隔開第一寬度的第一側壁及第二側壁。繼續到1504，在沉積第一虛設結構的同時在硅襯底上沉積第二虛設結構。 第二虛設結構具有隔開第二寬度的第三側壁及第四側壁，其中第二寬度大體上大于第一寬度。在特定實施例中，第一寬度在10納米與30納米之間且第二寬度在40納米與70納米之間。在特定實施例中，第一虛設結構為圖1中的虛設結構112或116且第二虛設結構為虛設結構114。進行到1506，沉積第一絕緣材料以形成鄰近于第一側壁的第一絕緣隔片且形成鄰近于第二側壁的第二絕緣隔片。移到1508，沉積第二絕緣材料以形成鄰近于第三側壁的第三絕緣隔片及鄰近于第四側壁的第四絕緣隔片。前進到1510，將第一虛設結構從硅襯底移除。繼續到1512，將第二虛設結構從硅襯底移除。在特定實施例中，可將圖1中的第一及第二虛設結構112及114從硅襯底104 移除。進行到1514，移除第三絕緣隔片及第四絕緣隔片中的至少一者的一部分。在特定實施例中，如圖500中，移除絕緣隔片210及212的一部分。在說明性實施例中，使用例如負型光致抗蝕劑工藝的光致抗蝕劑工藝來移除所述絕緣隔片。前進到1516，在第一絕緣隔片、第二絕緣隔片、第三絕緣隔片及第四絕緣隔片中的至少一者的至少一部分上沉積接觸墊結構。在特定實施例中，如圖6中，在絕緣隔片204、206、210、212、216及218上沉積接觸墊結構 602、604、606、608、610、612、614、616、618 及 620。移到1518，使用第一絕緣隔片、第二絕緣隔片、第三絕緣隔片及第四絕緣隔片作為蝕刻掩模而執行蝕刻以形成多個鰭。在特定實施例中，蝕刻702為硅蝕刻，且蝕刻702用以形成如圖7中的鰭712、714、722、7沘、736、738、742、744、746及748。所述方法在1520處結束。所屬領域的技術人員應進一步了解，結合本文中所揭示的實施例所描述的各種說明性邏輯塊、配置、模塊、電路及算法步驟可實施為電子硬件、計算機軟件或兩者的組合。為了清楚地說明硬件與軟件的此互換性，上文已大體上在功能性方面描述了各種說明性組件、塊、配置、模塊、電路及步驟。將所述功能性實施為硬件還是軟件取決于特定應用及強加于整個系統上的設計約束。所屬領域的技術人員可針對每一特定應用以變化的方式實施所描述的功能性，但不應將所述實施決策解釋為會引起偏離本發明的范圍。
結合本文中所揭示的實施例所描述的方法或算法的步驟可直接體現于硬件中、由處理器執行的軟件模塊中，或硬件與軟件模塊的組合中。軟件模塊可駐留于隨機存取存儲器(RAM)、快閃存儲器、只讀存儲器(ROM)、可編程只讀存儲器(PR0M)、可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀存儲器(EEPROM)、寄存器、硬盤、可裝卸盤、壓縮光盤只讀存儲器(CD-ROM)或此項技術中已知的任何其它形式的存儲媒體中。將示范性存儲媒體耦合到處理器，以使得處理器可從存儲媒體讀取信息及將信息寫入到存儲媒體。在替代方案中，存儲媒體可與處理器成一體式。處理器及存儲媒體可駐留于專用集成電路(ASIC) 中。ASIC可駐留于計算裝置或用戶終端中。在替代方案中，處理器及存儲媒體可作為離散組件而駐留于計算裝置或用戶終端中。提供對所揭示的實施例的先前描述以使得所屬領域的技術人員能夠制造或使用所揭示的實施例。對這些實施例的各種修改對于所屬領域的技術人員來說將顯而易見，且在不偏離本發明的范圍的情況下可將本文中所定義的原理應用于其它實施例。因此，本發明并不意在限于本文中所展示的實施例，而應被賦予與如由所附權利要求書定義的原理及新穎特征一致的可能的最廣泛范圍。
權利要求
1.一種方法，其包含在硅襯底上沉積第一虛設結構，所述第一虛設結構具有隔開第一寬度的第一側壁及第二側壁；在沉積所述第一虛設結構的同時，在所述硅襯底上沉積第二虛設結構，所述第二虛設結構具有隔開第二寬度的第三側壁及第四側壁，其中所述第二寬度大體上大于所述第一寬度；其中所述第一虛設結構用以形成大致隔開所述第一寬度的第一對鰭；且其中所述第二虛設結構用以形成大致隔開所述第二寬度的第二對鰭。
2.根據權利要求1所述的方法，其進一步包含沉積第一絕緣材料以形成鄰近于所述第一側壁的第一絕緣隔片且形成鄰近于所述第二側壁的第二絕緣隔片；沉積第二絕緣材料以形成鄰近于所述第三側壁的第三絕緣隔片及鄰近于所述第四側壁的第四絕緣隔片；將所述第一虛設結構從所述硅襯底移除；以及將所述第二虛設結構從所述硅襯底移除。
3.根據權利要求2所述的方法，其進一步包含移除所述第三絕緣隔片及所述第四絕緣隔片中的至少一者的一部分。
4.根據權利要求3所述的方法，其進一步包含在所述第一絕緣隔片、所述第二絕緣隔片、所述第三絕緣隔片及所述第四絕緣隔片中的至少一者的至少一部分上沉積接觸墊結構。
5.根據權利要求4所述的方法，其進一步包含使用所述第一絕緣隔片、所述第二絕緣隔片、所述第三絕緣隔片及所述第四絕緣隔片作為蝕刻掩模執行硅蝕刻以形成多個鰭。
6.根據權利要求5所述的方法，其中將所述多個鰭實施于六晶體管(6T)靜態隨機存取存儲器(SRAM)位單元中。
7.根據權利要求6所述的方法，其進一步包含形成具有第一柵極結構的至少一個場效晶體管(FET)以調制通過所述多個鰭中的至少一個鰭的電流。
8.根據權利要求7所述的方法，其中所述至少一個場效晶體管為上拉FET、下拉FET及通過門FET中的一者。
9.根據權利要求5所述的方法，其中所述多個鰭中的至少一個鰭小于十五納米寬。
10.根據權利要求5所述的方法，其進一步包含使用第一柵極形成下拉FET以調制通過鰭的電流，所述鰭是使用所述第一絕緣隔片及所述第二絕緣隔片形成的；以及使用第二柵極形成上拉FET以調制通過鰭的電流，所述鰭是使用所述第三絕緣隔片或所述第四絕緣隔片形成的。
11.一種電子裝置，其包含第一對鰭，其包含經蝕刻的硅襯底上的第一及第二突起部，所述第一突起部大體上平行于所述第二突起部且隔開第一寬度；第二對鰭，其包含所述經蝕刻的硅襯底上的隔開第二寬度的第三及第四突起部，其中所述第二寬度不同于所述第一寬度；第三對鰭，其包含所述經蝕刻的硅襯底上的隔開第三寬度的第五及第六突起部； 其中所述第二對鰭位于所述第一對鰭與所述第三對鰭之間；其中所述第一對鰭及所述第二對鰭是通過應用光刻掩模與具有不同尺寸的虛設結構而形成。
12.根據權利要求11所述的電子裝置，其中所述第二寬度大體上大于所述第一寬度且其中所述第二寬度大于所述第三寬度。
13.根據權利要求11所述的電子裝置，其中所述第三寬度與所述第一寬度相同。
14.根據權利要求11所述的電子裝置，其進一步包含耦合到所述第一對鰭、所述第二對鰭及所述第三對鰭中的至少一者的至少一部分的接觸墊結構。
15.根據權利要求11所述的電子裝置，其進一步包含下拉場效晶體管(FET)，其使用第一柵極以調制通過所述第一突起部及所述第二突起部或通過所述第五突起部及所述第六突起部的電流；以及上拉FET，其是使用第二柵極而形成以調制通過所述第三突起部或所述第四突起部的電流。
16.根據權利要求11所述的電子裝置，其進一步包含具有柵極以調制通過所述第一對鰭的電流的上拉FET。
17.根據權利要求11所述的電子裝置，其進一步包含具有柵極以調制通過所述第二對鰭的電流的下拉FET。
18.根據權利要求11所述的電子裝置，其進一步包含具有柵極以調制通過所述第一對鰭的電流的通過門FET，其與下拉FET并聯。
19.一種制造靜態隨機存取存儲器(SRAM)的方法，所述方法包含使用光刻掩模形成第一虛設結構，所述第一虛設結構具有第一寬度及第一橫向相對側壁；在形成所述第一虛設結構的同時，形成第二虛設結構，所述第二虛設結構具有大體上大于所述第一寬度的第二寬度，所述第二虛設結構具有第二橫向相對側壁；與所述第一虛設結構同時地形成第三虛設結構，所述第三虛設結構具有所述第一寬度，所述第三虛設結構具有第三橫向相對側壁；將第一絕緣材料沉積于所述第一橫向相對側壁上以形成第一絕緣隔片及第二絕緣隔片；將第二絕緣材料沉積于所述第二橫向相對側壁上以形成第三絕緣隔片及第四絕緣隔片；將第三絕緣材料沉積于所述第三橫向相對側壁上以形成第四絕緣隔片及第五絕緣隔片；移除所述第一虛設結構； 移除所述第二虛設結構；以及移除所述第三虛設結構。
20.根據權利要求19所述的方法，其進一步包含執行蝕刻以形成在所述第一絕緣隔片下方的第一鰭、在所述第二絕緣隔片下方的第二鰭、在所述第三絕緣隔片下方的第三鰭、在所述第四絕緣隔片下方的第四鰭、在所述第五絕緣隔片下方的第五鰭，及在所述第六絕緣隔片下方的第六鰭。
21.根據權利要求20所述的方法，其進一步包含使用第一柵極形成第一下拉場效晶體管(FET)以調制通過所述第一鰭及通過所述第二鰭的第一電流；使用第二柵極形成第一通過門FET以調制通過所述第一鰭及通過所述第二鰭的第二電流，所述第一通過門FET與所述第一下拉FET并聯；使用所述第二柵極形成第一上拉FET以調制通過所述第三鰭的第三電流； 使用第三柵極形成第二上拉FET以調制通過所述第四鰭的第四電流； 使用所述第三柵極形成第二下拉FET以調制通過所述第五鰭及通過所述第六鰭的第五電流；以及使用第四柵極形成第二通過門FET以調制通過所述第五鰭及通過所述第六鰭的第六電流，所述第二通過門FET與所述第二下拉FET并聯。
22.根據權利要求20所述的方法，其進一步包含移除所述第三鰭及所述第四鰭中的至少一者的至少一部分。
23.一種方法，其包含在硅襯底上沉積第一虛設結構，所述第一虛設結構具有隔開第一寬度的第一側壁及第二側壁，其中所述第一寬度在10納米與30納米之間；在沉積所述第一虛設結構的同時，在所述硅襯底上沉積第二虛設結構，所述第二虛設結構具有隔開第二寬度的第三側壁及第四側壁，其中所述第二寬度在40納米與70納米之間；沉積第一絕緣材料以形成鄰近于所述第一側壁的第一絕緣隔片且形成鄰近于所述第二側壁的第二絕緣隔片；沉積第二絕緣材料以形成鄰近于所述第三側壁的第三絕緣隔片及鄰近于所述第四側壁的第四絕緣隔片；將所述第一虛設結構從所述硅襯底移除；以及將所述第二虛設結構從所述硅襯底移除。
24.根據權利要求23所述的方法，其進一步包含移除所述第三絕緣隔片及所述第四絕緣隔片中的至少一者的一部分；以及在所述第一絕緣隔片、所述第二絕緣隔片、所述第三絕緣隔片及所述第四絕緣隔片中的至少一者的至少一部分上沉積接觸墊結構。
25.根據權利要求M所述的方法，其進一步包含使用所述第一絕緣隔片、所述第二絕緣隔片、所述第三絕緣隔片及所述第四絕緣隔片作為蝕刻掩模而執行蝕刻以形成多個鰭。
全文摘要
本發明揭示一種制造使用鰭式場效晶體管(FINFET)的半導體的方法。在特定實施例中，一種方法包括在硅襯底上沉積第一虛設結構，所述第一虛設結構具有隔開第一寬度的第一側壁及第二側壁。所述方法還包括在沉積所述第一虛設結構的同時在所述硅襯底上沉積第二虛設結構。所述第二虛設結構具有隔開第二寬度的第三側壁及第四側壁。所述第二寬度大體上大于所述第一寬度。使用所述第一虛設結構形成大致隔開所述第一寬度的第一對鰭。使用所述第二虛設結構形成大致隔開所述第二寬度的第二對鰭。
文檔編號H01L29/78GK102197467SQ200980143005
公開日2011年9月21日 申請日期2009年11月6日 優先權日2008年11月6日
發明者宋森秋, 穆罕默德·哈桑·阿布-拉赫馬, 韓秉莫 申請人:高通股份有限公司