專利名稱：利用混合激光投影構圖(lpp)和半加成構圖(sap)的同層微電子電路構圖的制作方法
技術領域：
本發明的實施例主要涉及集成電路封裝基板領域，更具體地，涉及利用混合激光投影構圖(LPP)和半加成構圖(SAP)的同層微電子電路構圖。
背景技術：
集成電路器件尺寸和間距的減小需要IC封裝基板的制造的發展。對于基板的構圖而言，激光的使用正變得更加普遍。不利地，使用激光投影構圖來對基板進行構圖往往比半加成構圖成本更高。
通過附圖的圖示中的示例而非限制來闡述本發明，在附圖中相同的附圖標記代表類似的部件，并且其中圖1是根據本發明的一個示范實施例的封裝基板表面的俯視圖的圖示；圖2A-2J是根據本發明的一個示范實施例的部分形成的IC封裝基板的截面圖的圖示；并且圖3A-;3K是根據本發明的一個示范實施例的部分形成的IC封裝基板的截面圖的圖示。
具體實施例在下面的描述中，出于解釋目的，介紹了許多特定的細節，以使本發明得到徹底的理解。然而，顯然地，對于本領域技術人員來說本發明的那些實施例可以不采用這些具體細節而得到實施。在其他實例中，為了避免使本發明難以理解，以方框圖的方式示出結構和器件。在整個說明書中所提及的“一個實施例”或者“一實施例”意味著結合該實施例所描述的具體部件、結構或特征包括在本發明的至少一個實施例中。因而，在整個說明書的各個地方所出現的短語“在一個實施例中”或“在一實施例中”并非都指的是同一實施例。此外，在一個或更多實施例中可以以任何合適方式組合具體的部件、結構或特征。圖1是根據本發明的一個示范實施例的封裝基板表面的俯視圖的圖示。根據所示示范實施例，封裝基板100包括一個或更多個頸縮區域102、主布線區域104、管芯遮蔽區 (die shadow) 106以及信號跡線108。頸縮區域102代表位于基板100的表面上的一區域，在該處信號線(signal)、例如信號跡線108從集成電路管芯布線引出，所述集成電路管芯將占據管芯遮蔽區106。在一個實施例中，信號跡線108是自該集成電路管芯的外部凸塊進行布線的輸入/輸出(I/O)信號線。頸縮區域102 —般具有比主布線區域104更高的密度。在一個實施例中，頸縮區域 102包括大約9微米的線寬以及大約12微米的間距。在一個實施例中，主布線區域104包括大于大約14微米的線寬以及大于大約14微米的間距。在一個實施例中，信號跡線108 在頸縮區域102中具有幾毫米的長度。如圖所示，頸縮區域102稍大于管芯遮蔽區106。如此后的實施例所述，同層微電子電路的構圖在頸縮區域102可以采用激光投影構圖(LPP)而在主布線區域104可以采用半加成構圖(SAP)。信號跡線108無縫跨越(例如，連續銅跡線)這兩區域。圖2A-2J是根據本發明的一個示范實施例的部分形成的IC封裝基板的截面視圖的圖示。圖2A描繪了在將內建電介質202層疊在包括焊盤204的核心或現有的內建層上之后的基板200，隨后對所述電介質進行預固化。該電介質材料一般是基于聚合物的且一般填充有離散的硅土填充物，例如商業上可獲得的填充物以及各種其他材料。圖2B描繪了在整個圖案上鉆出激光通孔206以及除污之后的基板200。該除污過程包括使用例如氫氧化鈉的堿性溶液而使得通孔206的壁增大，以及利用例如基于高錳酸鹽的水溶液的強還原性化學制品蝕刻它們。圖2C描繪了 LPP燒蝕以在頸縮區域(例如頸縮區域102)的電介質202中形成一空白圖案208之后的基板200。該頸縮區域通常稍大于管芯遮蔽區，包括用于I/O信號布線和扇出的精密線路及間距。圖2D描繪了在鍍覆出無電鍍銅種子層而后電解鍍覆銅210至例如5_20um的特定厚度之后的基板200。在電介質的上表面上由上鍍覆(over-plated)銅212覆蓋頸縮區域。圖2E描繪了在使用從例如CMP、機械拋光、化學蝕刻或以上方式的組合的方法中所選擇的方法將上鍍覆銅212移除之后的基板200。在此步驟之后完成了圖案的頸縮區域。圖2F描繪了無電鍍銅214的鍍覆及干膜抗蝕劑(DFR) 216的層疊之后的基板200。圖2G描繪了利用常規光刻工藝(曝光和顯影)而對DFR 216進行構圖之后的基板200。除了頸縮區域的外部部分217之外，經構圖的頸縮區域被DFR 216覆蓋。圖2H描繪了鍍覆出例如5_20um的特定厚度的電解銅218之后的基板200。這樣， 在頸縮布線區域的外部部分217上鍍覆了主布線區域。圖21描繪了使用例如碳酸鈉水溶液的堿性溶液將DFR 216剝除后的基板200。還可以使用有機類型的溶液。圖2J描繪了化學蝕刻以移除無電鍍銅種子層214從而形成整個圖案之后的基板 200。在一個實施例中，封裝基板200在表面220上與例如倒裝片硅管芯等集成電路管芯耦合。在另一個實施例中，表面220與作為連續內建步驟的一部分的另一電介質層疊。圖3A-;3K是根據本發明的一個示范實施例的部分形成的IC封裝基板的截面圖的圖示。圖3A描繪了將內建電介質層疊在包括焊盤304的核心或現有層上之后的基板300， 隨后對電介質進行預固化。該電介質材料一般是基于聚合物的且一般填充有離散的硅土填充物，例如商業上可獲得的填充物以及各種其他材料。圖;3B描繪了在頸縮區域處的電介質表面307上制備出一電介質凸起306之后的基板300。這可以通過選擇性地層疊一電介質附加層或者通過利用與將要形成的凸起相對應的一凹部對步驟1中所層疊的電介質層進行壓印而形成。圖3C描繪了在整個圖案上鉆出激光通孔308以及除污之后的基板300。該除污過程包括使用例如氫氧化鈉的堿性溶液而使得通孔308的壁增大，以及利用例如基于高錳酸鹽的水溶液的強還原性化學制品蝕刻它們。圖3D描繪了 LPP燒蝕以在頸縮區域的凸起306之內形成一空白圖案310之后的基板300。該頸縮區域通常稍大于管芯遮蔽區，包括用于I/O信號布線和扇出的精密線路及間距。圖3E描繪了在整個圖案上鍍覆出無電鍍銅種子層312之后的基板300。圖3F描繪了在整個圖案之上形成DFR314疊層之后的基板300。圖3G描繪了利用常規光刻工藝(曝光和顯影)而對DFR 314進行構圖之后的基板300。光刻之后將頸縮區域圖案310曝光。限定出了頸縮區域之外的主區域圖案316。圖:3H描繪了在對整體圖案電解鍍覆318到例如5-20um的特定厚度之后的基板 300。在電介質的上表面上由上鍍覆銅320覆蓋該頸縮區域。圖31描繪了使用例如化學機械拋光(CMP)、機械拋光、化學蝕刻或以上的組合等方法中所選擇的方法將上鍍覆銅320移除之后的基板300。在此步驟之后完成了圖案的頸縮區域。圖3J描繪了使用例如碳酸鈉水溶液等堿性溶液將DFR 314剝除后的基板300。還可以使用有機類型的溶液。圖;3K描繪了化學蝕刻以移除無電鍍銅種子層312從而形成整個圖案之后的基板 300。在一個實施例中，封裝基板300在表面322上與例如倒裝片硅管芯等集成電路管芯耦合。在另一個實施例中，表面322與作為連續內建步驟的一部分的另一電介質層疊。在以上的描述中，出于解釋的目的，為了便于透徹理解本發明介紹了許多特定細節。然而，顯然地，對于本領域技術人員來說可以不采用這些特定細節中的某些而實施本發明。在另一些實例中，以方塊圖的形式示出眾所周知的結構和器件。許多方法是以它們最基本的形式所描述的，但是在不脫離本發明的基本范圍的情況下，可以將操作添加到任何方法中或者將操作從其中刪除，并且可以將信息添加到任何所述的內容中或者將信息從其中刪除。在本發明的范圍和精神之內，可以預期本發明概念的任何變更。在這點上，具體描述的示范實施例并不用于限制發明而僅是對其進行說明。因此，本發明的范圍并不由以上所提供的具體實例而僅由下面的權利要求的簡明語言確定。
權利要求
1.一種方法，包括利用激光投影構圖(LPP)對疊層基板表面的第一密度區域進行構圖； 利用半加成構圖(SAP)對所述疊層基板表面的第二密度區域進行構圖；以及對所述疊層基板表面的所述第一密度區域和所述第二密度區域進行鍍覆，其中跨過所述第一密度區域和所述第二密度區域的部件直接耦合。
2.根據權利要求1所述的方法，其中所述第一密度區域包括頸縮區域，在該頸縮區域中I/O信號線自集成電路管芯引出。
3.根據權利要求1所述的方法，其中所述第二密度區域包括密度較低的主布線區域。
4.根據權利要求1所述的方法，其中對所述第一密度區域和所述第二密度區域進行鍍覆包括在同一銅鍍覆步驟中對所述第一密度區域和所述第二密度區域進行鍍覆。
5.根據權利要求1所述的方法，其中對所述第一密度區域和所述第二密度區域進行鍍覆包括在分立的銅鍍覆步驟中對所述第一密度區域和所述第二密度區域進行鍍覆。
6.根據權利要求1所述的方法，其中所述第一密度區域包括長度為幾毫米的部件。
7.一種方法，包括利用激光投影構圖(LPP)將頸縮區域燒蝕在疊層基板表面中； 以銅對所述頸縮區域進行鍍覆；利用干膜抗蝕劑(DFR)在所述疊層基板表面以及頸縮區域上構圖出主布線區域； 對所述主布線區域進行鍍覆；以及移除所述DFR。
8.根據權利要求7所述的方法，其中所述頸縮區域稍大于管芯遮蔽區。
9.根據權利要求7所述的方法，其中以銅對所述頸縮區域進行鍍覆包括電解鍍覆銅至大約5和大約20微米之間的厚度。
10.根據權利要求7所述的方法，其中利用DFR對所述主布線區域進行構圖包括對所鍍覆的頸縮區域的一部分進行曝光。
11.根據權利要求7所述的方法，其中對所述主布線區域進行鍍覆包括在所鍍覆的頸縮區域中、在跡線的頂部上進行鍍覆。
12.根據權利要求7所述的方法，其中移除所述DFR包括使用堿性溶液剝除所述DFR。
13.根據權利要求7所述的方法，進一步包括進行化學刻蝕以移除無電鍍銅種子層。
14.一種方法，包括在疊層基板表面上形成電介質凸起；利用激光投影構圖(LPP)將頸縮區域燒蝕在所述電介質凸起中； 利用干膜抗蝕劑(DFR)在所述疊層基板表面上構圖出主布線區域； 對所述主布線以及頸縮區域進行鍍覆；以及移除所述DFR。
15.根據權利要求14所述的方法，其中在所述疊層基板表面上形成電介質凸起包括選擇性地層疊電介質附加層。
16.根據權利要求14所述的方法，其中在疊層基板表面上形成電介質凸起包括利用與將要形成的凸起相對應的凹部對所述基板表面進行壓印。
17.根據權利要求14所述的方法，其中對所述主布線以及頸縮區域進行鍍覆包括對所述頸縮區域進行上鍍覆。
18.根據權利要求17所述的方法，進一步包括移除所述頸縮區域的頂部上的上鍍覆銅。
19.根據權利要求14所述的方法，其中對所述主布線以及頸縮區域進行鍍覆包括電解鍍覆銅至大約5和大約20微米之間的厚度。
20.根據權利要求14所述的方法，其中對所述主布線以及頸縮區域進行鍍覆包括在同一電解鍍覆步驟中對跨過所述主布線以及頸縮區域的部件進行鍍覆。
全文摘要
在某些實施例中，提出了利用混合激光投影構圖(LPP)和半加成構圖(SAP)的同層微電子電路構圖。在這點上，介紹了包括利用LPP對疊層基板表面的第一密度區域進行構圖、利用SAP對疊層基板表面的第二密度區域進行構圖、以及對疊層基板表面的第一和第二密度區域進行鍍覆的一種方法，其中跨過第一和第二密度區域的部件直接耦合。還公開了并要求保護其他實施例。
文檔編號H01L21/027GK102171788SQ200980139243
公開日2011年8月31日 申請日期2009年10月9日 優先權日2008年10月24日
發明者J·居澤爾, Y·李 申請人:英特爾公司