專利名稱：具有獨立的讀取和寫入存取晶體管的柵極橫向晶閘管隨機存取存儲器(gltram)單元及具 ...的制作方法
技術領域：
本發明的實施方式大體涉及半導體存儲器器件。尤其是，本發明的實施方式涉及 柵極橫向晶閘管隨機存取存儲器(GLTRAM)單元(cell)結構和實現這種GLTRAM存儲器單 元的存儲器器件，及其制造方法。
背景技術：
集成電路存儲器包括靜態隨機存取存儲器(SRAM)。許多SRAM單元結構利用六晶 體管或八晶體管存儲器單元。與在SRAM單元的許多實現中使用的這種六晶體管和八晶體 管相關的大布局面積限制了高密度SRAM器件的設計。考慮到這些缺點，已經有構筑具有簡單布局和相對于傳統存儲器單元更小的布局 面積的、基于晶閘管的存儲器單元的嘗試。晶閘管是一種雙穩定、三端子器件，其由四層結 構構成，所述四層結構包括P型陽極區、N型基區、耦合于柵極的P型基區以及以PNPN配置 布置的N型陰極區。PN結形成于該P型陽極區和該N型基區之間、該N型基區和該P型基 區之間以及該P型基區和該N型陰極區之間。向該P型陽極區、該N型陰極區和該P型基 區制造觸點。F. Nemati和J. D. Plummer披露過一種雙器件晶閘管SRAM(T-RAM)單元，其包括 存取晶體管和柵極輔助的、豎直PNPN晶閘管，其中所述豎直晶閘管工作在柵極增強開關模 式。參考F. Nemati和J. D. Plummer的，1999年加州斯坦福的斯坦福大學的集成系統中心的 "a Novel Thyristor-based SRAM Cell (T-RAM) for High-Speed,Low-Voltage,Giga-Scale Memories”。T-RAM單元的性能依賴于該豎直晶閘管的關斷(turn-off)特性。該關斷特性 依賴于該PNPN晶閘管的P型基區中的累積電荷和載流子(carrier)遷移時間。通過反向 偏置該晶閘管以進行寫入零(write-zero)操作和通過使用柵極電極以幫助該豎直晶閘管 的關斷開關以對累積的電荷放電，該豎直晶閘管的關斷特性從毫秒級進步到納秒級。圖1是電路示意圖100，其描繪了傳統的晶閘管隨機存取存儲器(T-RAM)單元的陣 列，該陣列包含T-RAM單元110。如圖1中所示，T-RAM單元110由字線120、130、公共位線150、串聯于匪OS存取 晶體管170的薄電容耦合晶閘管(TCCT)器件160組成。該TCCT器件160提供一種有源 存儲元件，其包含晶閘管162和耦合于晶閘管162的柵極的電容器165。NMOS存取晶體管 170耦合于TCCT器件160的陰極節點146和公共位線150之間。TCCT器件160的陽極節 點148固定在正偏壓。TCCT器件160呈現出雙穩定電流-電壓(I-V)特性。該雙穩定電 流-電壓特性導致邏輯1(1)和邏輯0(0)數據狀態之間的很寬的讀取邊緣，因為兩個狀態 之間的on/off電流比大于lxlO5。參看F. Nemati等人的著作。該雙穩定電流-電壓特性 帶來良好的讀取電流，因為在邏輯1(1)數據狀態，TCCT器件160處于帶來更高電流的正向 二極管模式。為了在T-RAM單元110存儲邏輯1 (1)，通過TCCT器件160和NMOS存取晶體 管170施加大于等待或保持電流的恒定電流。通過公共位線150收集來自該存儲器單元的 每一個的電流。在讀取操作過程中，公共位線150上的電壓水平必須被保持在某個水平上(例如，地或一半(Vdd))。如果電流從每一個連接的存儲器單元中流到公共位線150，則公 共位線150上的電壓水平將波動。這可能致使該讀取操作受到干擾(也被稱為“讀取干擾” 問題)，因為公共位線150上的電壓水平既被所選的單元改變又被來自未被選擇的單元的 泄露電流的量改變。圖2是電路示意圖200其描繪了傳統的薄電容耦合晶閘管(TCCT)-DRAM單元的陣 列，該陣列包括TCCT-DRAM單元210、270。與傳統DRAM單元(它們通常包括MOSFET器件和 電容器)相反，TCCT-DRAM單元210由單個TCCT器件260和三個控制線組成，該三個控制 線包括寫入使能線230、字線240和位線250。值得注意的是，TCCT-DRAM單元210不需要 存取晶體管。TCCT器件沈0由晶閘管262和柵極電容器265組成，晶閘管262包括連接到 位線250的陽極節點248和連接到字線240的陰極節點M6，柵極電容器265在晶閘管262 的P基區(未示)上方直接連接到柵極線，所述柵極線充當寫入使能線230。TCCT-DRAM單 元210使用基本讀取/寫入操作工作，其包括等待模式、寫入邏輯1(1)操作、寫入邏輯0(0) 操作和讀取操作。在等待模式下，位線250和字線240兩者都處于Vdd，而存儲的數據由晶閘管的P 基區的充電狀態保持。TCCT DRAM中的字線240激活沿著寫入使能線230連接的TCCT單 元。在寫入邏輯1(1)操作過程中，施加在位線250上的電壓保持高電壓而寫入使能線230 被脈沖化(pulsed)，同時字線240保持在地電壓水平，觸發TCCT器件沈0閉鎖。除了施 加在位線250上的電壓被保持在低電壓從而寫入使能線230的脈沖將TCCT器件260切換 到其阻斷狀態之外，寫入0(0)操作的偏置方案與寫入1(1)操作的相同。在讀取操作過程 中，字線240被保持低電壓而位線250的電壓或電流的變化被讀取到感測放大器(sense amplifier)中。在等待模式或“保持期”過程中(此過程發生在寫入0 (0)操作之后)，由于從陽極 節點248流到陰極節點246的反向泄漏電流，該晶閘管的P基區(未示)被沖負電而該P 基區的電勢逐漸增加。由于這個泄漏電流，在工作過程中TCCT-DRAM單元210必須被定期 刷新以重置TCCT-DRAM單元210的充電狀態。該刷新操作涉及從TCCT-DRAM單元210讀取 存儲的值，然后將存儲的值寫入回TCCT-DRAM單元210。相應地，需要存儲器器件和存儲器單元結構，其具有很小的存儲器單元尺寸和很 快的工作速度，還需要用于制造這種存儲器器件和存儲器單元結構的方法。如果這種存儲 器器件和存儲器單元結構還能夠消除執行周期性的刷新操作的需要的話，會很理想。如果 這種存儲器器件和存儲器單元結構可以減少和/或消除比如讀取操作過程中可能發生的 讀取干擾等問題的話，也會很理想。
發明內容
根據一個實施方式，提供一種存儲器器件，其包括寫入位線、讀取位線和至少一個 存儲器單元。該存儲器單元包括寫入存取晶體管、讀取存取晶體管(其耦合于該讀取位線 并耦合于該第一寫入存取晶體管)和柵極橫向晶閘管(GLT)器件(其耦合于該第一寫入存 取晶體管)。通過解耦(decoupling)該讀取和寫入位線，該存儲器單元阻止讀取操作過程 中的讀取干擾，這是其許多特征之一。
通過參考該具體實施方式
和權利要求書，同時結合以下附圖，可以得出對本發明 的更完整的理解，在附圖中圖1是一個電路示意圖，其描繪了傳統晶閘管隨機存取存儲器(T-RAM)單元的陣列；圖2是一個電路示意圖，其描繪了傳統的薄電容耦合晶閘管(TCCT)-DRAM單元的 陣列；圖3是一種可以與本發明的實施方式一起使用的存儲器系統的方框圖；圖4是一個電路示意圖，其描繪了依照本發明的一個實施方式的存儲器單元；圖5、7、8、10-11、13_14和16-21以剖面圖的形式描繪了圖4的存儲器單元，以及 依照本發明的各實施方式用于制造它的方法步驟；圖6、9、12、15、和22以俯視平面圖的形式描繪了圖4的存儲器單元，以及依照本發 明的各實施方式的制造它的方法步驟；圖23是一個時序圖，其描繪了依照本發明的一個實施方式，在圖4的存儲器單元 的工作過程中施加到控制線的電壓；圖M是一個電路示意圖，其描繪了依照本發明的另一個實施方式的存儲器單元；圖5、7、8、10-11、13-14和16-21以剖面圖的形式描繪了圖24的存儲器單元，以及 依照本發明的各實施方式用于制造它的方法步驟；圖6、9、10、12、和25以俯視平面圖的形式描繪了圖對的存儲器單元和依照本發明 的各實施方式的制造它的方法步驟；以及圖沈是一個時序圖，其描繪了依照本發明的一個實施方式，在圖M的存儲器單元 的工作過程中施加到控制線的電壓。
具體實施例方式以下具體實施方式
僅僅是示例性質的，不是想要限制本發明及本發明的應用和使 用。本文使用的單詞“示例性”意思是“作為示例、實例或說明”。本文中被描述為“示例性” 的實施方式不必然被解釋為相對于其它實施方式是優選的或更好的。下面描述的所有實現 僅僅是示例性實現，是為了使本領域的技術人員能夠制造或使用本發明而提供的，而不是 為了限制本發明的范圍，本發明的范圍由權利要求限定。而且，不想要被在前面的技術領 域、背景技術、發明摘要或下面的具體實施方式
中介紹的任何明示或暗示的理論束縛。為了簡明，在本文中不對與晶體管的設計和制造、存儲器器件的控制、存儲器單元 編程、存儲器單元擦除和該器件和系統(以及該器件和系統的各獨立運行的部件)的其它 功能方面有關的常規方法進行詳細描述。而且，在本文各圖中顯示的連接線是為了代表示 例性的功能關系和/或各元件之間的物理耦合。應當注意，在本發明的實施方式中可能存 在替代的或附加的功能關系或物理連接。以下描述將元件或節點或特征稱為“連接”或“耦合”在一起。在本文中，除非另 外特別說明，“連接”的意思是一個元件、節點或特征被直接聯接到另一個元件、節點或特征 (或直接與其通訊)。同樣地，除非另外特別說明，“耦合”的意思是一個元件、節點或特征被 直接或間接聯接到另一個元件，節點或特征(或直接或間接與其通訊)。在說明書和權利要求書中，數字序號(如果有的話)，比如術語“第一”、“第二”、 “第三”、“第四”，可被用于在類似的元件間進行區分，不必然用于描述特定的相繼或時間順 序。應當理解，這樣使用的這些術語是可以互換的。在適當情況下，本文描述的本發明的實 施方式能夠以除了本文描繪的或以其它方式描述的以外的其它順序制造或操作。而且，術語“包含”、“包括”、“具有”及其任何變形，是想要涵蓋非排除性內涵，從而 包含一個元件列表的過程、方法、物品或裝置不必然受限于那些元件，而是可包括沒有在這種過程、方法、物品或裝置中特別列出或隱含的其它元件。圖3是能與本發明的實施方式一起使用的存儲器系統340的方框圖。存儲器系統 340是一個示例性實施方式的簡化表示，而實際的系統340還可包括圖3中未示的傳統的元 件、邏輯、部件和功能。存儲器系統340可以執行包括相對于存儲器陣列342寫入1 (1)、讀 取1(1)、寫入0(1)和讀取0(0)的操作。存儲器系統340包括存儲器陣列342、行和列譯碼器344、348和感測放大器線路 346，該存儲器陣列342包含多個存儲器單元，這些單元的字線和位線通常分別排列成行和 列。指明每個存儲器單元的行地址和列地址。對于特定的存儲器單元，通過允許或阻止特 定位線上載有的信號(代表邏輯“0”或邏輯“1”)被寫入存儲器元件或從該存儲器元件中 讀取，特定的字線控制對該存儲器單元的該特定存儲器元件的存取。因此，每個存儲器單元 100可以存儲一個字節的數據，比如邏輯“0”或邏輯“ 1 ”。存儲器陣列342的位線可連接于感測放大器電路346，而其字線可連接于行譯碼 器344。地址和控制信號從地址/控制線361輸入到存儲器系統340中。該地址/控制線 361連接于譯碼器348、感測放大器電路346和行譯碼器344。地址/控制線361被用于獲 得對存儲器陣列342的讀取和寫入存取及其它。列譯碼器348經由列選擇線362上的控制和列選擇信號連接于感測放大器電路 346。感測放大器線路346通過輸入/輸出(I/O)數據線363接收目的地為存儲器陣列342 的輸入數據并輸出從存儲器陣列342讀取的數據。通過激活字線(經由行譯碼器344)，從 存儲器陣列342的單元讀取數據，該字線將對應于該字線的所有的存儲器單元耦合到相應 的位線360，位線360限定了該陣列的列。還激活一個或更多個位線。當特定字線和位線被 激活從而選擇一個或更多個位(bit)時，連接于位線的感測放大器線路346通過檢測激活 的位線和參考線之間的電勢差而檢測并放大所選的位中的數據。圖4是一個電路示意圖，其描繪了按照本發明的一個實施方式的存儲器單元410。 盡管圖4中描繪了單個存儲器單元410，本領域的技術人員會意識到，在實際實現中，存儲 器單元410很可能是在集成電路中互連的大量的存儲單元中的一個。本領域的技術人員將 能理解，存儲器單元410很可能被實現在包括數千或更多個這種存儲器單元的存儲單元陣 列中。在一個實施方式中，存儲器單元410可以被實現為圖3中描繪的存儲器系統340的 存儲器陣列342內的存儲器單元之一。存儲器單元410包含柵極橫向晶閘管(GLT)器件460、寫入存取晶體管470、讀存 取晶體管480和感測晶體管490。多個控制線被用于操作存儲器單元410，包括字線420、寫 入使能線430、電源線432、寫入位線452和讀取位線454。在一個實現中，字線420包含多 晶硅，寫入使能線430和電源線432每個包含第一金屬層，而寫入位線452和讀取位線妨4 每個包含第二金屬層。在一個實現中，晶體管470、480、490中的每一個都是MOSFET并因此包括源極、漏 極和柵極。盡管術語“M0SFET”適當地指的是具有金屬柵極和氧化物柵絕緣體的器件，在全 文中用該術語表示任何半導體器件，所述半導體器件包括位于柵絕緣體(無論是氧化物還 是其它絕緣體)上方的導電柵極(無論是金屬的還是其它導電材料的)，該柵絕緣體隨后又 位于半導體襯底(無論是硅的還是其它半導體材料的)上方。根據具體實現，該MOSFET晶 體管可以是NM0SFET或PM0SFET。在圖4中，寫入存取晶體管470包括源極472、漏極474和耦合于字線420的柵極475。讀取存取晶體管480包括源極482、漏極484和柵極485。感 測晶體管490包括源極492、漏極494和柵極495。柵極橫向晶閘管(GLT)器件由圖4中的符號460表示。應當理解，GLT器件460包 含晶閘管462(表示為兩個串聯的二極管)和連接于晶閘管462的金屬氧化物硅(M0Q電容 器，例如如圖20中所示。通常，該晶閘管是雙穩定的、三端子器件，其包含柵極465、陰極區 464、陽極區466和位于陽極區466和陰極區464之間的一對基區(未示)。向陽極區466 制造觸點(contact)以形成陽極端子，向陰極區464制造觸點以形成陰極端子，以及向柵極 465制造觸點以形成柵極端子。PN或NP結形成在陽極區466和一個基區之間，在該一對基 區之間，以及另一個基區和陰極區464之間。在GLT器件460中，該MOS電容器(未示)連 接于晶閘管462的一個基區。在存儲器單元410的一個示例性實施方式中(下面會參考圖5-20對其進行描 述)，晶體管470、480、490是NM0SFET，而GLT器件460包含耦合于MOS電容器的PNPN晶 閘管462。如圖20中所示，該PNPN晶閘管462包括柵極465 (其充當該MOS電容器的一個 板)、排列成PNPN結構的P型陽極區466、N型基區468、P型基區463和N型陰極區464，其 中N型和P型基區468、463橫向配置于該P型陽極區466和N型陰極區464之間。如上， 向P型陽極區466、N型陰極區464和柵極465制造觸點。P型陽極區466和N型基區468 之間形成一個PN結，N型基區468和P型基區463之間形成另一個PN結，而P型基區463 和N型陰極區464之間形成又一個PN結。GLT器件460的MOS電容器包括柵極465、該P 型基區和位于柵極465和該P型基區之間的柵絕緣體層。該柵絕緣體層充當該電容器的電 介質。該N型基區和該P型基區彼此相鄰。該MOS電容器連接于該晶閘管的該P型基區。 在一個替代的示例性實施方式中，晶體管470、480、490是PM0SFET，而GLT器件460包含耦 合于MOS電容器的晶閘管，其中該晶閘管排列為NPNP結構，且該MOS電容器連接于N型基 區。圖4描繪了各節點441、442、443、444、445、446、448、449以幫助描繪構成存儲器單 元410的不同的器件460、470、480、490和各控制線420、430、432、452、妨4之間的電氣和/ 或物理耦合。各節點不必然暗示構成存儲器單元410的不同的器件460、470、480、490和控 制線420、430、432、452、妨4彼此直接連接，而在一些實施方式中，附加的居間器件(沒有描 繪)可以存在于特定器件和給定節點之間。GLT器件460的陰極節點464在節點444耦合于寫入存取晶體管470的漏極474 和讀取存取晶體管480的柵極495。GLT器件460的柵極465在節點446耦合于寫入使能 線430，而GLT器件460的陽極節點466在節點448耦合于電源線432。感測晶體管490在節點449耦合于電源線432，并在節點444耦合于寫入存取晶 體管470的漏極474和GLT器件460的陰極節點464。感測晶體管490的源極492在節點 445耦合于讀取存取晶體管480的漏極484。感測晶體管490感測節點444的電壓。例如， 如果GLT器件460存儲邏輯1 (1)，節點444處的電壓水平將是“高”的(例如，大于0. 5伏) 并足夠大到開啟感測晶體管490，且感測晶體管490引起讀取位線妨4上的電壓變化。如果 GLT器件460存儲邏輯0 (0)，節點444處的電壓水平將是大約0. 0伏且感測晶體管490不 引起讀取位線妨4上的電壓變化，因為感測晶體管490將保持關閉。在圖4的示意圖中，寫入存取晶體管470和讀取存取晶體管480被描繪為耦合于字線420，且讀取存取晶體管480的柵極485被描繪為在節點443耦合于寫入存取晶體管 470的柵極475。即使柵極475、485被描繪為在節點443耦合，本領域的技術人員將會意識 到，柵極475、485事實上是字線420的部分并由共同的導電材料(比如多晶硅)層形成。在圖4描繪的實施方式中，寫入晶體管470的源極472在節點441耦合于寫入位 線452，讀取存取晶體管480的源極482在節點442耦合于讀取位線454，而感測晶體管490 的漏極494在節點449耦合于電源線432。通過只當寫入位線452不在等待模式中時開關， 寫入存取晶體管470經由寫入位線452控制寫入操作過程中的寫入存取。該等待模式指的 是讀取和寫入操作之間中的保持狀態，在該過程中字線420位于保持電壓。讀取存取晶體 管480經由讀取位線妨4控制讀取操作過程中的讀取存取。通過提供獨立的寫入和讀取位 線452、妨4和獨立的寫入存取晶體管470和獨立的讀取存取晶體管480，讀取和寫入操作彼 此被完全隔離，因為讀取和寫入路徑彼此被解耦，從而消除了上面提到的讀取干擾問題。下 面參考圖23更詳細地描述存儲器單元410的操作，然后描述用于制造存儲器單元410的方 法步驟。圖5-22描繪了依照各種本發明的實施方式的存儲器單元410和用于制造它的方 法步驟。尤其是，圖6、9、12、15、22描繪了存儲器單元410的俯視平面圖和用于制造它的方 法步驟，而圖5、7、8、10-11、13-14和16-21描繪存儲器單元410的剖面視圖和用于制造它 的方法步驟。在圖6、9、12、15、22中描繪的平面圖包括上下剖面線。圖7、11、13、16、18和 20描繪了跨越該上剖面線的存儲器單元410的剖面視圖而圖8、10、14、17、19和21描繪了 跨越該下剖面線的存儲器單元410的剖面視圖。在如下所述的說明性實施方式中，示例性存儲器單元410包含三個N溝道 MOS (NMOS)晶體管470、480、490和GLT器件460 (其包含耦合于MOS電容器的PNPN晶閘 管)。然而，如同下面解釋的，類似的方法步驟可用于制造包含三個P溝道MOS(PMC)Q晶體 管和包含耦合于MOS電容器的NPNP晶閘管的GLT器件的另一存儲器單元。制造存儲器單元的各步驟中，MOS晶體管和晶閘管為大家所熟知，因此，為了簡明， 許多傳統的步驟在本文中將只被簡要提及或者被完全省略，而不提供大家熟知的工藝細 節。如同上面提到的，本文中使用的術語“MOS晶體管”應被以非限制的方式解釋并且指的 是任何的半導體器件，該半導體器件包括置于柵絕緣體上方的導電柵極，而該柵絕緣體接 著又置于半導體襯底上方。存儲器單元410的制造的開始的幾個步驟是常規的，因此該開始的步驟沒有被顯 示和詳細描述。該制造開始于提供在其中或其上制造存儲器單元410的半導體結構或襯底 401。半導體襯底401可以是塊狀半導體材料或絕緣體上的半導體(SOI)襯底。按照在圖 5中描繪的本發明的一個實施方式，半導體襯底401被描繪為(SOI)結構401，其包含位于 掩埋氧化物絕緣層404上或上方的至少一個半導體材料薄層406，該掩埋氧化物絕緣層404 接著又由載體晶圓或襯底402支撐，從而該掩埋氧化物絕緣層404位于該載體晶圓402和 該半導體層406之間。本領域的技術人員將能理解，半導體層406可以是硅層、鍺層、砷化 鎵層或其它的半導體材料。在一個實施方式中，半導體層406包含在該掩埋氧化物絕緣層 404上的硅薄單晶層。該硅薄單晶層可以是具有(100)表面晶向(crystal orientation) 的硅襯底。該薄硅層優選地具有至少約1-35歐姆每平方的電阻率。本文使用的術語“硅 層”將用于涵蓋半導體工業中經常使用的相對純凈的硅材料或輕微雜質摻雜的單晶硅材料以及混有少量其它元素比如鍺、碳等，以及雜質摻雜物元素比如硼、磷和砷的娃，以形成基 本上單晶的半導體材料。在一個實施方式中，該掩埋氧化物絕緣層404可以是例如二氧化 硅層，其優選地具有約40-200納米的厚度。半導體層406可以是雜質摻雜的，具有N型導電率確定雜質或P型導電率確定雜 質，取決于待形成的GLT器件460和MOS晶體管470、480、490的導電率類型。在NMOS實 施方式中，半導體層406摻雜有P型導電率確定雜質以在該半導體層406中形成P阱區域 463、471、486、493。例如，可以通過摻雜離子(比如硼)的注入和后續的熱退火進行雜質摻 雜。替代地，在PMOS實施方式中，半導體層406可以摻雜有N型導電率確定雜質以在半導 體層406中形成N阱區域(未示)。例如，可以通過摻雜離子(比如磷和砷)的注入和后續 的熱退火進行雜質摻雜。一旦形成P阱區域463、471、486、493，溝槽可以被蝕刻入半導體層406以在相鄰的 存儲單元之間形成介質隔離區域(未示)。例如，該存儲器單元410可以通過介質隔離區域 (未示)(優選地，淺溝槽隔離(STI)區域)從其它的存儲單元(未示)電氣隔離。大家熟 知，有許多工藝可用于形成該STI，因此在本文中不必詳細描述這些工藝。通常，STI包括被 蝕刻入半導體層406表面的淺的溝槽，隨后用絕緣材料填充該溝槽。在用絕緣材料(比如 氧化物)填充該溝槽后，通常平坦化其表面，例如，通過化學機械拋光(CMP)。如圖6-8中所示，在半導體層406上方形成柵絕緣材料層408并分別覆蓋柵絕緣 材料408和雜質摻雜的P阱區域463、471、486、493形成柵極465、475、485、495。柵絕緣材 料層408可以是熱生長的二氧化硅層，或替代地，沉積絕緣體比如氧化硅、氮化硅，或相對 于二氧化硅具有高介電常數(K)的高介電常數(K)絕緣體材料。“高K介電”材料的示例包 括鉿和硅酸鋯及其氧化物，包括而不限于，二氧化鉿(HfO2)、硅酸鉿(HfSiO)等等。沉積的 隔離物可以是例如通過化學氣相沉積(CVD)、低壓化學氣相沉積(LPCVD)、等離子體增強化 學氣相沉積(PECVD)或原子層沉積(ALD)沉積的。柵絕緣體層408優選地具有約I-IOnm 的厚度，然而可以根據實現的具體電路確定實際的厚度。柵極465、475、485、495優選地是通過覆蓋該柵絕緣材料層408沉積柵形成材料層 (未示)，然后圖案化(pattern)并蝕刻該柵形成材料層(以及下面的柵絕緣材料層408)以 形成覆蓋柵絕緣材料408的剩余部分的帶(strip)420、421、422而形成的，如圖6中所示。 該柵形成材料層和因此產生的柵極465、475、485、495，可以由一層多晶硅或其它導電材料 (比如金屬)形成。在一個實施方式中，該柵形成材料層包含非摻雜多晶硅層，其厚度為約 100-300nm。該多晶硅可以是通過例如在CVD反應(比如低壓化學氣相沉積(LPCVD))中還 原硅烷(SiH4)而沉積的。在圖案化和蝕刻該層柵形成材料和該層柵絕緣材料408之后，柵極465、475、485、 495已經形成，其覆蓋柵絕緣材料408的剩余部分。如圖9-11中所示，柵絕緣材料408中的 開口暴露毗鄰柵極465、475、485、495的P阱區域463、471、486、493，而且形成覆蓋P阱區 域463的一部分的掩模層498。P阱區域463、471、486、493的暴露部分的至少表面部分可 以用N型導電率確定雜質進行雜質摻雜以在毗鄰柵極465、475、485、495的半導體層406中 形成輕微摻雜的延伸區域456。例如，可以通過摻雜物離子(比如砷)的注入和后續的熱退 火進行雜質摻雜如圖12-14中所示，然后形成側壁墊片469和絕緣墊片塊467。在一個實施方式中，絕緣材料的鋪蓋層(未示)比如氧化硅和/或氮化硅的介電層，覆蓋柵極465、475、485、 495和半導體層406的暴露部分(包括輕微摻雜的延伸區域456)保形沉積。然后在該絕 緣材料的鋪蓋層上方施加感光材料(比如光刻膠)層，并將其圖案化以留下剩余部分496 并暴露該鋪蓋絕緣層的其它部分。然后用蝕刻劑各向異性蝕刻(例如，通過活性離子蝕刻 (RIE))該鋪蓋絕緣層的暴露部分(也就是說，沒有被剩余的感光材料496覆蓋的那些)以 在柵極465、475、485、495的側壁412、413、414、416、417、418、419上形成側壁墊片469并在 柵極465的側壁415上形成絕緣墊片塊467。氧化硅和氮化硅可以被例如CHF3、CF4或SF6 化學物質蝕刻。絕緣墊片塊467覆蓋半導體層406的一部分、柵極465的一部分和柵極465 的側壁415。然后除去感光材料496的剩余部分。如圖15-17中所示，然后施加并圖案化另一層掩模材料(其可以是例如一層光刻 膠)以提供離子注入掩模499。離子注入掩模499覆蓋半導體層406中對應于N型基區/ 陽極區468、466的最終位置的區域，并暴露半導體層406中對應于源區472、共漏極/陰極 區474、464、源區482、共漏極/源區484、492和漏區494的最終位置的區域。源區472、漏 極/陰極區474、464、源區482、共漏極/源區484、492和漏區494是大約零度角注入的，如 箭頭497所示。在此示例性實施方式中，注入N型導電率確定離子，比如磷或砷。然后除去 該層掩模材料499。如圖15、18和19中所示，然后可以在柵極465、475、485、495上方施加一層掩模材 料501 (例如，一層光刻膠)，并將其圖案化以提供離子注入掩模，該離子注入掩模暴露半導 體層406中對應于N基區468和陽極區466的最終位置的區域。該N基區468是相對于垂 直于半導體層406的上表面的直線504成一定角度注入的，如箭頭503所示，以形成N基區 468，該N基區468在絕緣墊片塊467下方延伸。該N基區468優選地是相對于垂直于半導 體層406的上表面的直線504的角度大于零(0)度并小于或等于四十五G5)度的某一角 度注入的。在此示例性實施方式中，注入N型導電率確定離子，比如磷或砷。接下來，如圖 15,20和21中所示，使用高能離子束用P型導電率確定離子(比如硼)在大約零度(入箭 頭505所示)注入陽極區466以形成GLT器件420的P型陽極區466。在替代實施方式中， 注入N型導電率確定離子，比如磷或砷。P型陽極區466的形成將N型基區/陽極區468、 466分裂為兩個部分GLT器件420的N型基區468和P型陽極區466。N型基區468位于 P阱區域463和P型陽極區466之間。然后除去掩模材料層501，并通過將存儲器單元410暴露于可控周期的高溫而使 形成的存儲器單元410結構經受迅速熱退火(RTA)工藝。該RTA步驟電激活了 N型源區 472、N型漏極/陰極區474、464、N型基區468、P型陽極區466、N型源區482、N型共漏極 /源區484、492和N型漏區494中的離子并導致注入到這些區域中的摻雜離子向外橫向擴 散(未示)。另外，盡管未顯示，然后可以在柵極465、475、485、495、N型源區472、N型漏極 /陰極區474、464、N型基區468、P型陽極區466、N型源區482、N型共漏極/源區484、492 和N型漏區494的暴露區域的表面上形成硅化物區域(未示)。該硅化物區域提供了到這 些區域的電耦合觸點。另外，N型漏極/陰極區474、464可以經由硅化物區域444被電氣 耦合于柵極495，如圖22中所示。如圖22中所示，存儲器單元410可以通過熟知的步驟(未示)完成，比如沉積介 電材料層，穿過該介電材料蝕刻開口，以及形成延伸穿過該開口的敷金屬(metallization)
12以電氣接觸各器件。例如，可以覆蓋柵極465、475、485、495和半導體層406的暴露部分(包 括N型源區472、N型漏極/陰極區474、464、P型陽極區466、N型源區482、N型共漏極/ 源區484、492和N型漏區494)沉積絕緣材料，并蝕刻該絕緣材料以形成貫穿該絕緣材料到 達N型源區472、P型陽極區466、N型源區482和N型漏區494的觸孔或開口。然后互連 金屬或其它的導電材料制成的導電層(未示)可被沉積在該觸孔中并被圖案化以留下剩余 部分，該剩余部分包含到達形成在N型源區472、N型陽極區466、N型源區482和N型漏區 494的硅化物區域(未示)的互連敷金屬。然后可以形成貫穿另一層絕緣材料到達該互連 敷金屬的通孔(via)以提供到互連敷金屬的電氣通道。然后可以覆蓋至少該通孔沉積金 屬-1層并將其圖案化以形成寫入使能線430和電源線432，寫入使能線430電氣接觸GLT 器件460的柵極465和N型基區468，而電源線432電氣接觸GLT器件460的P型陽極區 466的硅化物區域和形成在感測晶體管490的N型漏區494上的硅化物區域。然后可以覆 蓋該寫入使能線430和電源線432形成另一層絕緣材料(未示)，可以形成貫穿該絕緣材料 的通孔451、455，然后可以覆蓋至少通孔451、455沉積金屬_2層并將其圖案化以形成寫入 位線452(其電氣接觸通孔451)和讀取位線454(其電氣接觸通孔455)。因此，如圖4和22中所示，存儲器單元410包含GLT器件460、NM0S寫入存取晶體 管470、NMOS讀取存取晶體管480和感測晶體管490。NMOS寫入存取晶體管470是毗鄰半 導體層406上的NMOS讀取存取晶體管480和GLT器件460制造的，而感測晶體管490是毗 鄰半導體層406上的NMOS讀取存取晶體管480和GLT器件460制造的GLT器件420包含耦合于MOS電容器463、408、465的橫向NPNP晶閘管。該橫向 NPNP晶閘管包含交替的N型和P型材料，其包括P型陽極區466、N型基區468、P型基區 463和N型陰極區464，其中基區463、468是橫向配置于P型陽極區466和N型陰極區464 之間。PN結(J1)形成于P型陽極區466和N型基區468之間，另一 PN結(J2)形成于N型 基區468和P型基區463之間，又一 PN結(J3)形成于P型基區463和N型陰極區464之 間。GLT器件460的MOS電容器463、408、465包括柵極465、P型基區463，和位于柵極465 和P型基區463之間的柵絕緣體層408。柵絕緣體層408充當該電容器的電介質。N型基 區468和P型基區463彼此毗鄰。當P型陽極區466相對于N型陰極區464處于正電勢時 (沒有對柵極465上施加電壓)，那么PN結(J1)和PN結(J3)正向偏置而PN結(J2)反向偏 置。當PN結(J2)反向偏置時，不發生傳導(斷開狀態)。如果增加施加到P型陽極區466 上的正電勢超過了該晶閘管的擊穿電壓(VBK)，PN結(J2)發生雪崩擊穿而該晶閘管開始導 通(接通狀態)。如果相對于N型陰極區464向柵極465施加正電勢(VG)，PN結(J2)的擊 穿在該正電位的較低值處發生。通過選擇適當的VG值，該晶閘管可以被快速切換到接通狀 態。MOS電容器463、408、465電容耦合于該晶閘管的P基區463，并保持電荷從而控制 該晶閘管的P基區463的電勢。P基區463的電壓水平決定了 N型基區468、P型基區463 和N型陰極區464的NPN動作是否被觸發。盡管上述示例是NMOS實施方式，然而本領域的技術人員將會意識到，通過切換構 成該器件的各區域的導電率類型，可以制造替代的PMOS實施方式。例如，在一個替代的示 例性實施方式中，晶體管470、480、490包含PMOS晶體管，而該GLT器件460包含以PNPN結 構排列的晶閘管，其中該MOS電容器連接于該晶閘管的N基區。在PMOS實施方式(未示)中，該阱區域463、471、486、493是N阱區域，而N阱區域463、471、486、493的暴露部分可以 用P型導電率確定雜質摻雜以在該半導體層406中形成輕微摻雜的延伸區域和源/漏區 域。例如，可以通過摻雜離子(比如二氟化硼(BF2))的注入和后續的熱退火進行雜質摻雜 以為源/漏區域產生輕微摻雜的延伸區域。如同下面將參考圖23描述的，存儲器單元410是使用多個控制線操作的，包括字 線420、寫入使能線430、電源線432、寫入位線452和讀取位線454。這種存儲器單元410布 置及其它布置，通過解耦讀取和寫入位線454、452，而阻止了讀取操作過程中的讀取干擾， 如同下面參考圖23所述的圖23是一個時序圖，其描繪了按照本發明的一個實施方式，在存儲器單元410的 讀取和寫入操作過程中，施加到圖4的存儲器單元410的控制線420、430、454、452的電壓 波形510、520、530540。如同下面詳細描述的，存儲器單元410可以工作在許多不同模式中 的任一個，包括寫入1(1)模式590、讀取1(1)模式592、寫入0(0)模式594和讀取0(0)模 式 596。存儲器單元410可以被設計為使用不同的電壓工作，下面指明的任何值僅僅是示 例性的，是為了描繪一種特定的非限制性實現而提供的。電源線432在存儲器單元410的 整個操作過程中接地，因此在圖23中沒有描繪。施加到字線420的電壓波形510的范圍為 從大約0. 0伏的低值到大約1. 2伏的高值。當字線420被激活時，電壓波形510從該低值 過渡到該高值。施加到寫入使能線430的電壓波形520的范圍是從大約-1. 5伏的低值到 大約0. 0伏的高值。當在寫入1 (1)操作(在寫入1 (1)模式590期間發生)過程中或寫入 0(0)操作((在寫入0(0)模式594期間發生))過程中寫入使能線430被激活時，電壓波形 520從該低值過渡到該高值。施加到寫入和讀取位線452、妨4的電壓波形530、540范圍是 從大約0. 0伏的低值到大約2. 0伏的高值。尤其是，當在讀取1 (1)模式592過程中讀取位 線妨4被激活時，電壓波形530從該低值過渡到該高值，而當寫入0(0)模式594過程中該 寫入位線452被激活時施加到寫入位線452上的電壓波形540從該低值過渡到該高值。在任一個寫入操作過程中，通過向字線420施加高壓(Vdd)并向讀取位線妨4施 加低壓以“斷開”存儲器單元410的讀取存取晶體管480，而選擇或激活存儲器單元410。當 該寫入使能線430相對于GLT器件460的陽極區466處于低壓時，在該GLT器件460中沒 有電流，直到向寫入使能線430施加電壓脈沖522(例如，0. 0伏)。通過向寫入使能線430 施加電壓脈沖522、5 進行寫入操作，這導致GLT器件460中的電流的流動，從而允許0 (0) 或1 (1)被寫入到存儲器單元410。對于寫入1 (1)模式590過程中發生的寫入1 (1)操作，向讀取和寫入位線452、妨4 兩者均施加低壓(例如，在0. 0伏到0. 5伏之間的)，從而向寫入存取晶體管470的源極472 和讀取存取晶體管480的源極482施加低壓，并向字線420施加高壓，并因此向寫入存取晶 體管470和讀取存取晶體管480的柵極475、485施加高壓。該寫入使能線耦合于GLT器件 460的柵極465。當向寫入使能線430施加電壓脈沖526時，1被寫入到存儲器單元410用于寫入0(0)模式594過程中發生的該寫入0(0)操作，向寫入位線452施加高 壓，從而向寫入存取晶體管470的源極472施加高壓，而字線420被保持在高電勢，從而向 寫入存取晶體管470和讀取存取晶體管480的柵極475、485施加高壓，而該讀取位線4M被 保持在低壓，從而向讀取存取晶體管480的源極482施加低壓。寫入使能線430耦合于柵
14極465，柵極465電容耦合于GLT器件460的P基區463。當向寫入使能線430施加電壓脈 沖522時，因為電壓脈沖522減少了 GLT器件460的P基區463的電勢從而關斷了 GLT器 件460，所以0(0)被寫入到存儲器單元410在任一個讀取操作過程中，通過向字線420施加高壓，向寫入位線452施加低壓或 接地，以及向寫入使能線430施加低壓從而在GLT器件460中沒有電流流動從而阻止了寫 入操作的發生，而選擇或激活存儲器單元410。因為在讀取操作592、596過程中該寫入位 線452被保持在低壓，所以可以消除讀取干擾問題。而且，無需周期性刷新操作存儲器單元 410就可以操作，因為陰極區464和陽極區466之間的電流在讀取操作596、592和寫入操作 594、590之間出現的等待狀態或“保持狀態”過程中不受限制。對于讀取1 (1)模式592過程中發生的讀取1 (1)操作，存儲器單元410將已經被寫 入了 1(1)。該GLT器件460將處于高狀態(也被稱為“正向擊穿模式”)，其升高了 GLT器 件460的節點444和寫入存取晶體管474之間的電勢。節點444的高電勢使得感測晶體管 490 “接通”。讀取位線妨4被預先充電到地電壓(0.0伏)。當向字線420施加高電壓時， 讀取存取晶體管480接通，而感測晶體管490和讀取存取晶體管480允許電流從陽極466 經由電源線432傳遞到讀取位線454。當施加到位線妨4上的電壓增加時，感測放大器電路 346感測到數據1 (1)正在從存儲器單元410中讀取。對于讀取0(0)模式596中發生的讀取0(0)操作，該存儲器單元410將已經被寫 入了 0(0)。GLT器件460將處于低狀態(也被稱為“反向擊穿模式”)。GLT器件460和寫 入存取晶體管474之間的節點444的電勢是大約零且沒有電流通過GLT器件460。當在節 點444處零偏壓被施加到感測晶體管490時，感測晶體管490將處于其“關斷”狀態而電流 不能從陽極466流到讀取位線454。如果預先充電的讀取位線妨4上的電壓不變化，那么感 測放大器電路346感測到數據零(0)正在從存儲器單元410讀出。圖對是一個電路示意，其描繪了依照本發明的另一個實施方式的存儲器單元 610。圖M的存儲器單元610包括許多與存儲器單元410相同的元件和互連。在圖對中 重新使用圖4的相同的參考標號，除非存儲器單元610的布置或結構已經改變。為了簡明， 不會再次詳細描述圖4和M中相同標號的元件，下面只描述圖M的存儲器單元610和圖4 的存儲器單元之間的差異。與圖4中相同，存儲器單元610包含柵極橫向晶閘管(GLT)器 件460、寫入存取晶體管470、讀取存取晶體管480和感測晶體管490和用于操作該存儲器 單元610的多個控制線包括字線420、寫入使能線430、電源線632、寫入位線452和讀取位 線 454。圖M中描繪的存儲器單元610與圖4的存儲器單元410不同之處在于電源線632 被重新定位從而它在節點633耦合于寫入存取晶體管470的源極472。另外，該GLT器件 460的陽極466和感測晶體管490的漏極494彼此經由導電線634耦合，該導電線634將節 點448耦合到節點449。節點448、449還在節點635耦合于寫入位線452。感測晶體管490 以上面參考圖4所述的類似的方式感測節點444處的電壓，寫入存取晶體管470以上面參 考圖4所述的類似的方式控制寫入存取，而讀取存取晶體管470以上面參考圖4所述的類 似的方式控制讀取存取。這樣，這里不再次描述這些元件的運作。如圖4中所示，通過提供 獨立的寫入和讀取位線452、454以從一個中解耦讀取和寫入路徑，存儲器單元610可以消 除上面提到的讀取干擾問題。下面參考圖沈更詳細地描述存儲器單元610的操作，然后描述用于制造存儲器單元610的方法步驟。圖5-21和25描繪了依照本發明的各實施方式的存儲器單元610和用于制造它的 方法步驟。上面已經描述了圖5-21，為了簡明不再重復。現在參考圖25描述用于制造存儲 器單元610的方法步驟，圖25描繪了存儲器單元610的俯視平面圖。在圖25的替代存儲 器單元610布局中，覆蓋通孔442、446、448、449和絕緣材料層409的剩余部分沉積金屬_1 層，并將其圖案化(例如通過蝕刻)以形成電源線632、寫入使能線430和將通孔448耦合 到通孔449的金屬線634。通孔448電氣接觸在GLT器件460的P型陽極466上形成的硅 化物區域(未示)，而通孔449電氣接觸在感測晶體管490的N型漏區494上形成的硅化物 區域(未示)。電源線632電氣接觸通孔441，通孔441電氣接觸寫入存取晶體管470的源 極472的硅化物區域(未示)。覆蓋絕緣材料409、電源線632、寫入使能線430和金屬線 634沉積另一層絕緣材料(未示)，然后各向異性蝕刻部分該絕緣材料以延伸穿過絕緣材料 411到達通孔442和金屬線634的通孔孔(via hole)。然后用導電材料填充該通孔孔以形 成電氣接觸通孔442和金屬線634的通孔。然后，覆蓋至少通孔455、635和該層絕緣材料 的剩余部分沉積金屬-2層(未示)，并將其圖案化以形成寫入位線452 (其電氣接觸通孔 635)和讀取位線454(其電氣接觸通孔455)。圖沈是一個時序圖，其描繪了按照本發明的一個實施方式，在存儲器單元610的 讀取和寫入操作過程中，施加到圖M的存儲器單元610的控制線420、430、454、452的電壓 波形710、720、730、740。如同下面詳細描述的，存儲器單元610可以工作在許多不同模式中 的任一個，包括寫入1(1)模式790、讀取1(1)模式792、寫入0(0)模式794和讀取0(0)模 式 796。存儲器單元610可以被設計為使用不同的電壓工作，下面指明的任何值僅僅是示 例性的，是為了描繪一種特定的非限制性實現而提供的。電源線632在存儲器單元610的 整個操作過程中接地，因此在圖沈中沒有描繪。施加到字線420的電壓波形710的范圍為 從大約0. 0伏的低值到大約1. 2伏的高值。當字線420被激活時，電壓波形710從該低值 過渡到該高值。施加到寫入使能線430的電壓波形720的范圍是從大約-1. 5伏的低值到 大約0. 0伏的高值。當在寫入1 (1)操作(在寫入1 (1)模式790期間發生)過程中或寫入 0(0)操作(在寫入0(0)模式794期間發生))過程中寫入使能線730被激活時，電壓波形 720從該低值過渡到該高值。施加到寫入和讀取位線452、454的電壓波形730、740范圍是 從大約0. 0伏的低值到大約2. 0伏的高值。尤其是，當在讀取1 (1)模式792過程中讀取位 線妨4被激活時，電壓波形730從0 (0)伏的低值過渡到1. 0伏的高值，而當寫入0 (0)模式 790過程中該寫入位線452被激活時施加到寫入位線452上的電壓波形740從該高值過渡 到該低值。在任一個寫入操作過程中，通過向字線420施加高壓(Vdd)并向讀取位線妨4施 加低壓以“斷開”存儲器單元610的讀取存取晶體管480，而選擇或激活存儲器單元610。當 該寫入使能線430相對于GLT器件460的陽極區466處于低壓時，在該GLT器件460中沒 有電流，直到向寫入使能線430施加電壓脈沖722(例如，0. 0伏)。通過向寫入使能線430 施加電壓脈沖722、7 進行寫入操作，這導致GLT器件460中的電流的流動，從而允許0 (0) 或1 (1)被寫入到存儲器單元610。對于寫入1 (1)模式790過程中發生的寫入1 (1)操作，向讀取位線妨4施加低壓
16(例如，在0. 0伏到0. 5伏之間的)，從而向讀取存取晶體管480的源極482施加低壓，并向 寫入字線452施加高壓(例如，在1. 0伏和1. 5伏之間的)，從而向寫入存取晶體管470的 源極472施加高壓，并向字線420施加高壓從而向寫入存取晶體管470和讀取存取晶體管 480的柵極475、485施加高壓。該寫入使能線耦合于GLT器件460的柵極465。當向寫入 使能線430施加電壓脈沖7 時，1 (1)被寫入到存儲器單元610。對于寫入0 (0)模式794過程中發生的該寫入0 (0)操作，向寫入位線452施加0. 0 伏到0. 5伏之間的低壓，從而向寫入存取晶體管470的源極472施加低壓，而字線420被保 持在高電勢，從而向寫入存取晶體管470和讀取存取晶體管480的柵極475、485施加高壓， 而該讀取位線4M被保持在低壓，從而向讀取存取晶體管480的源極482施加低壓。寫入 使能線430耦合于柵極465，柵極465電容耦合于GLT器件460的P基區463。當向寫入使 能線430施加電壓脈沖722時，因為電壓脈沖722減少了 GLT器件460的P基區463的電 勢，所以0(0)被寫入到存儲器單元610。在任一個讀取操作過程中，通過向字線420施加高壓，向寫入位線452施加高壓， 以及向寫入使能線430施加低壓從而在GLT器件460中沒有電流流動從而阻止了寫入操作 的發生，而選擇或激活存儲器單元610。因為在讀取操作792、796過程中該寫入位線452被 保持在高壓，所以可以消除讀取干擾問題。而且，無需周期性刷新操作存儲器單元610就可 以操作，因為陽極和陰極464之間的電流在讀取操作796、792和寫入操作794、790之間出 現的等待狀態或“保持狀態”過程中不受限制。對于讀取1 (1)模式792過程中發生的讀取1 (1)操作，存儲器單元610將已經被寫 入了 1(1)。該GLT器件460將處于高狀態(也被稱為“正向擊穿模式”)，其升高了 GLT器 件460的節點444和寫入存取晶體管474之間的電勢。節點444的高電勢使得感測晶體管 490 “接通”。讀取位線妨4被預先充電到地電壓(0.0伏)。當向字線420施加高電壓時， 讀取存取晶體管480接通，而感測晶體管490和讀取存取晶體管480允許電流經由線634 從陽極466到寫入位線452傳遞到感測晶體管490的漏極494。當施加到位線妨4上的電 壓增加時，感測放大器電路346感測到正在從存儲器單元610中讀取的數據1 (1)。對于讀取0(0)模式796中發生的讀取0(0)操作，該存儲器單元610將已經被寫 入了 0(0)。GLT器件460將處于低狀態(也被稱為“反向擊穿模式”)。GLT器件460和寫 入存取晶體管474之間的節點444的電勢是大約零且沒有電流通過GLT器件460。當在節 點444處零偏壓被施加到感測晶體管490時，感測晶體管490將處于其“關斷”狀態而電流 不能經由線634從陽極466流到寫入位線452和到感測晶體管490的漏極494。如果預先 充電的讀取位線妨4上的電壓不變化，那么感測放大器電路346感測到數據零(0)正在從 存儲器單元610讀出。盡管上述具體實施方式
中呈現了至少一個示例性實施方式，應該意識到，存在許 多變形。還應當意識到，該一個或更多個示例性實施方式僅僅是示例，不用于以任何方式限 制本發明的范圍、適用性或配置。相反，上述具體實施方式
將為本領域的技術人員提供實現 該一個或更多個示例性實施方式的路線圖。應該理解，對各元件的功能和布置可以做出各 種改變而不違背本發明的范圍及其合法等同，本發明的范圍在所附權利要求中闡明。
權利要求
1.一種存儲器單元(410)，包含: 柵極橫向晶閘管(GLT)器件060)；寫入存取晶體管G70)，其耦合于所述柵極橫向晶閘管(GLT)器件060)，用于控制寫 入存取；以及讀取存取晶體管G80)，其耦合于所述寫入存取晶體管070)，用于控制讀取存取。
2.根據權利要求1所述的存儲器單元G10)，進一步包含感測晶體管G90)，其耦合于所述GLT器件060)、所述寫入存取晶體管(470)并耦合 于所述讀取存取晶體管G90)。
3.根據權利要求2所述的存儲器單元010)，其中所述寫入存取晶體管070)、所述讀 取存取晶體管(480)和所述感測晶體管(490)每個包含P溝道場效應晶體管。
4.根據權利要求3所述的存儲器單元010)，其中所述GLT器件(460)包含 NPNP 器件(464，463，468，466)，其包含第一 N 區(464)和第二 N 區(468)； 耦合于所述第二 N區068)的電容器063，408，465)。
5.根據權利要求2所述的存儲器單元010)，其中所述寫入存取晶體管070)、所述讀 取存取晶體管(480)和所述感測晶體管(490)每個包含N溝道場效應晶體管。
6.根據權利要求5所述的存儲器單元010)，其中所述GLT器件(460)包含 PNPN 器件(464，463，468，466)，其包含第一 P 區(464)和第二 P 區(468)； 耦合于所述第二 P區G68)的電容器063，408，465)。
7.根據權利要求5所述的存儲器單元010)，其中所述寫入存取晶體管(470)耦合于 第一節點041/633)，其中所述讀取存取晶體管(480)耦合于第二節點(44 并在第三節點 (443)耦合于所述寫入存取晶體管G70)，其中所述柵極橫向晶閘管(GLT)器件(460)在第 四節點(444)耦合于所述寫入存取晶體管G70)，其中所述感測晶體管(490)在所述第四節 點(444)耦合于所述GLT器件(460)和所述寫入存取晶體管(470)并在第五節點(445)耦 合于所述讀取存取晶體管G90)。
8.根據權利要求7所述的存儲器單元010)，其中所述寫入存取晶體管(470)進一步 包含耦合于所述第一節點G41/633)的第一源極072)； 耦合于所述第四節點G44)的第一漏極074)；以及 第一柵極(475)。
9.根據權利要求8所述的存儲器單元010)，其中所述GLT器件(460)包含 在所述第四節點(444)耦合于所述第一漏極G74)的陰極節點064)；耦合于第六節點G46)的柵極065)；以及 耦合于所述感測晶體管G90)的陽極節點066)。
10.根據權利要求9所述的存儲器單元010)，其中所述讀取存取晶體管(480)包含 耦合于所述第二節點G42)的第二源極082)；耦合于所述第五節點G45)的第二漏極084)；以及耦合于所述第一柵極(47 并與所述第一柵極(47 集成的第二柵極085)。
11.根據權利要求10所述的存儲器單元G10)，其中所述感測晶體管(490)包含 在所述第五節點(44 耦合于所述第二漏極(484)的第三源極092)；在第七節點(432/63 耦合于所述陽極節點066)的第三漏極094)；以及 在所述第四節點(444)耦合于所述第一漏極(474)和所述陰極064)的第三柵極 (495)。
12.—種存儲器器件(340)，包含 電源線(432/632)；寫入位線(452)； 讀取位線(454)；耦合于所述寫入位線(452)和所述電源線(632)之一的寫入存取晶體管G70)； 耦合于所述讀取位線(454)并耦合于所述寫入存取晶體管G70)的讀取存取晶體管 (480)；以及耦合于所述寫入存取晶體管G70)的柵極橫向晶閘管(GLT)器件060)。
13.根據權利要求12所述的存儲器器件(340)，進一步包含感測晶體管090)，其耦 合于所述GLT器件060)、所述寫入存取晶體管G70)以及所述讀取存取晶體管090)。
14.根據權利要求13所述的存儲器器件(340)，進一步包含 耦合于所述GLT器件060)的寫入使能線030)。
15.根據權利要求14所述的存儲器器件(340)，其中所述寫入存取晶體管(470)包含 第一柵極075)，且其中所述讀取存取晶體管(480)包含第二柵極085)，且進一步包含包含所述第一柵極(47 和所述第二柵極085)的第一字線(420)。
16.根據權利要求15所述的存儲器器件(340)，其中所述寫入存取晶體管(470)進一 步包含耦合于所述寫入位線G52)的第一源極072)； 第一漏極G74)；以及包含所述第一字線G20)的一部分的第一柵極075)。
17.根據權利要求16所述的存儲器器件(340)，其中所述讀取存取晶體管(480)包含 耦合于所述讀取位線(454)的第二源極082)；第二漏極(484)；以及包含所述第一字線(420)的另一部分的第二柵極G85)，其中所述第二柵極(48 和所 述第一柵極G75)由公共導電層形成。
18.根據權利要求17所述的存儲器器件(340)，其中所述感測晶體管(490)包含 耦合于所述第二漏極(484)的第三源極092)；耦合于所述第一漏極(474)和所述陰極(464)的第三柵極095)；以及 耦合于所述電源線G32)的第三漏極094)。
19.根據權利要求18所述的存儲器器件(340)，其中所述GLT器件(460)包含 耦合于所述第一漏極(474)的陰極節點(464)；耦合于所述寫入使能線G30)的柵極065)；以及 耦合于所述電源線G32)的陽極節點066)。
20.根據權利要求15所述的存儲器器件(340)，其中所述寫入存取晶體管(470)進一 步包含耦合于所述電源線(632)的第一源極072)； 第一漏極(474)；以及包含所述第一字線G20)的一部分的第一柵極075)。
21.根據權利要求20所述的存儲器器件(340)，其中所述讀取存取晶體管(480)包含 耦合于所述讀取位線GM)的第二源極G82)；第二漏極G84)；以及包含所述第一字線(420)的另一部分的第二柵極G85)，其中所述第二柵極(48 和所 述第一柵極G75)由公共導電層形成。
22.根據權利要求21所述的存儲器器件(340)，其中所述GLT器件(460)包含 耦合于所述第一漏極G74)的陰極節點(464)；耦合于所述寫入使能線G30)的柵極065)；以及 耦合于所述寫入位線G52)的陽極節點066)。
23.根據權利要求22所述的存儲器器件(340)，其中所述感測晶體管(490)包含 耦合于所述第二漏極(484)的第三源極092)；以及耦合于所述第一漏極(474)和所述陰極(464)的第三柵極095)；以及 耦合于所述寫入位線(45 和所述陽極節點066)的第三漏極094)。
24.一種存儲器器件(340)，包含 寫入使能線G30)；寫入位線(452)； 讀取位線(454)；第一晶體管G70)，其包含第一柵極075)、第一源極(47 和第一漏極074)； 第二晶體管G80)，其包含耦合于所述第一柵極(475)并耦合于所述讀取位線(454)的 第二源極082)，耦合于所述第一柵極075)的第二柵極085)，以及第二漏極084)；柵極橫向晶閘管(GLT)器件060)，其包含陽極節點066)，耦合于所述寫入使能線 (430)的柵極065)，以及耦合于所述第一漏極074)的陰極節點(464)；以及第三晶體管G90)，其包含第三漏極094)，耦合于所述第二漏極084)的第三源極 092)，以及在公共節點(444)耦合于所述第一漏極(474)并耦合于所述陰極(464)的第三 柵極(495)。
25.根據權利要求M所述的存儲器器件(340)，進一步包含電源線032)，其耦合于所述陽極節點(466)并耦合于所述第三漏極094)，且其中所 述寫入位線(452)耦合于所述第一源極(472)。
26.根據權利要求M所述的存儲器器件(340)，進一步包含耦合于所述第一源極G72)的電源線032)，其中所述陽極節點(466)耦合于所述 第三漏極094)，且其中所述寫入位線(45 耦合于所述陽極節點且耦合于所述第三漏極 (494)。
全文摘要
提供一種存儲器器件(340)，其包括寫入位線(452)、讀取位線(454)和至少一個存儲器單元(410)。該存儲器單元(410)包括寫入存取晶體管(470)、耦合于該讀取位線(454)并耦合于該第一寫入存取晶體管(470)的讀取存取晶體管(480)和耦合于該第一寫入存取晶體管(470)的柵極橫向晶閘管(GLT)器件(460)。通過解耦該讀取和寫入位線(454，452)，該存儲器單元(410)阻止讀取操作過程中的讀取干擾，這是其許多特征之一。
文檔編號H01L27/102GK102084427SQ200980120970
公開日2011年6月1日 申請日期2009年5月28日 優先權日2008年5月29日
發明者趙炫真 申請人:超威半導體公司