專利名稱：對緊密間隔晶體管中接觸等級的介電材料加以圖案化的具有縮減厚度的蝕刻終止層的制作方法
技術領域：
本揭示發明大致上系關于集成電路領域，而尤系關于基于形成在晶體管上方用來 于不同晶體管類型的溝道區中產生不同類型之應變之受應力介電層之場效晶體管(field effect transistor)和制造技術。
背景技術：
集成電路典型上系由位于給定的芯片區域上依照特定的電路布局之大量電路組 件組成，其中，于復雜的電路中，場效晶體管代表一個主要的電路組件。一般而言，目前對 于先進的半導體器件系正實施有復數種工藝技術，其中，對于基于場效晶體管之復雜電路 (譬如微處理器、儲存芯片等等)，有鑒于操作速度及/或電力消耗及/或成本效益之優越 特性，CMOS技術現為最有前景的其中一種方法。于使用CMOS技術制造復雜集成電路的期 間，數百萬個互補式晶體管，亦即，N信道晶體管和P信道晶體管形成于包含結晶半導體層 之基板上。場效晶體管，無關于是否為N信道晶體管或P信道晶體管，其包括由高度摻雜汲 極和源極區之界面所形成之所謂PN接面，且具有設置在該汲極和源極區之間的逆向摻雜 或微弱摻雜溝道區。溝道區之導電率，亦即，導電信道之電流驅動能力，系通過形成在溝道區上方并且 通過薄絕緣層與該溝道區分開之柵極電極所控制。信道區(因施加適當的控制電壓至柵極 電極所形成之導電溝道)之導電率取決于摻雜物濃度、主要電荷載子之移動率、于晶體管 寬度方向的溝道區之給定延伸、源極和汲極區之間之距離(亦稱之為溝道長度)。因此，結 合基于施加控制電壓于柵極電極而于絕緣層下方快速創造導電信道之能力，信道區之導電 率實質決定MOS晶體管之性能。于是，減少之信道長度，以及相關的溝道電阻率之降低，可 為用以增加集成電路操作速度之主要設計準則。然而，晶體管尺寸之縮減涉及多個必須解決之相關問題，以免不當地抵銷了通過 穩定地縮減MOS晶體管的溝道長度所獲得的優點。與柵極長度縮減有關之一個問題是發生 所謂的短信道效應，該短信道效應可能造成信道導電率之可控制性下降。短溝道效應可以 通過某些設計技術抵銷，然而，其中一些設計技術可能伴隨著溝道導電率下降，從而部分地 抵銷通過縮減關鍵尺寸所獲得的優點。有鑒于此種情況，已提出不僅通過縮減晶體管尺寸，且亦通過增加給定信道長度 之信道區中電荷載子移動率而增強晶體管組件之器件性能，藉此增加電流驅動能力，并因 此增強晶體管之性能。舉例而言，可以例如通過在溝道區中創造拉張或壓縮應變而修改溝 道區中之晶格結構，其分別導致電子和電洞移動率之變動。舉例而言，于具有標準結晶圖組 構之硅層的溝道區中創造拉張應變可以增加電子之移動率，其轉而可以直接轉化成對應之 N型晶體管導電率增加。另一方面，于溝道區中壓縮應變可以增加電洞的移動率，藉此提供 增強P型晶體管性能之可能性。于此方面，一個有效方法系通過調整形成在基本晶體管結構上方之介電層堆棧之應力特性，使得能夠在不同晶體管組件之信道區內創造所期望之應力條件。介電層堆棧通 常包括一個或更多個介電層，該等介電層可能會位于接近晶體管，且其亦可用以控制各自 的蝕刻工藝以形成接觸開口至柵極和汲極及源極端。因此，能夠通過個別地調整這些層的 內部應力(該等層亦可稱為接觸蝕刻終止層)，且通過將具有內部壓縮應力之接觸蝕刻終 止層定位于P溝道晶體管上方，同時將具有內部拉張應力之接觸蝕刻終止層定位于N信道 晶體管上方來完成信道區中機械應力之有效控制(亦即，有效的應力操控)，藉此于個別溝 道區中分別創造壓縮和拉張應變。通常的情況是，接觸蝕刻終止層系通過等離子體輔助化學氣相沉積(PECVD)工藝 而形成于晶體管上方(亦即，柵極結構和汲極及源極區上方)，其中，例如，由于氮化硅相對 于二氧化硅之高蝕刻選擇性而可使用氮化硅，而二氧化硅為已建立完善之層間介電材料。 再者，PECVD氮化硅可以高本征應力(intrinsic stress)進行沉積，例如，高達二十億帕 (2GPa)或明顯較高之壓縮應力和高達十億帕或明顯較高之拉張應力，其中可以通過選擇適 當的沉積參數而有效地調整本征應力之類型和大小。舉例而言，離子轟擊、沉積壓力、基板 溫度、氣體流率等等代表可用來獲得所期望之本征應力之個別參數。如將參照圖Ia至圖Ic之詳細說明，于兩種類型應力層之形成期間，當器件尺寸 通過使用45nm技術甚至進一步先進方法而漸漸微縮尺寸時，由于所涉及之共形沉積能力 (conformal deposition capability)沉積工藝系受限的，習知的技術效率可能下降，如此 可能造成于用來圖案化受應力層和形成接觸開口的后續工藝步驟期間個別的工藝不一致 性。圖Ia示意地顯示半導體器件100于用來在第一器件區120A和第二器件區120B上 方形成誘發應力層之某一制造階段的剖面圖。通常表示個別晶體管組件的第一和第二器件 區域120A、120B可以形成在基板101上方，該基板101包括半導體層102 (譬如硅基層)，若 考慮使用絕緣體上覆硅(silicon-on-insulator，S0I)組構則該半導體層102可以通過適 當的埋置絕緣層而與基板101分離。于所示例子中，第一和第二器件區域120A、120B可以 包括具有依照所考慮之技術設計規則之橫向距離之多個晶體管組件。于第一和第二器件區 域120A、120B中之晶體管可以包括形成在個別柵極絕緣層123上之柵極電極121，該柵極絕 緣層123分離柵極電極121與對應的信道區124，且該溝道區124橫向位于個別汲極/源極 區125之間。再者，側壁間隔件結構122可以形成在柵極電極121之側壁上。通常的情況 是，金屬硅化物區(未顯示)可以設置于汲極和源極區125和柵極電極121以增強這些區 域的導電率。半導體器件100可以代表先進的器件，于此器件中關鍵尺寸(譬如柵極長度， 亦即圖Ia中柵極電極121之水平延伸)，可以是約50nm或明顯較少。因此，個別晶體管組 件間之距離，亦即，緊密間隔之晶體管組件之相鄰側壁間隔件結構122間之橫向距離(如器 件區120B中所示)可以是約IOOnm或者甚至更少。應該了解到，如果有必要，第一和第二器件區120A、120B可以通過適當的隔離結 構(未顯示)而分離。再者，于圖Ia所示之制造階段中，包括例如高本質拉張應力的氮化 硅層130形成在第一和第二器件區120A、120B上方，接著是由氮化硅所組成之蝕刻指示層 131。應該了解到，若有必要，蝕刻終止層(譬如具適當厚度和密度之二氧化硅層)可以設 置于氮化硅層130及于第一和第二器件區120A、120B中之個別晶體管組件間。當圖案化層 130時，蝕刻指示層131通常設置有充份的厚度，以于稍后階段終止蝕刻工藝、或者提供明確的末端偵測訊號。也就是說，與二氧化硅反應的氮化硅蝕刻化學造成特定之等離子體環 境，該環境可以由標準偵測技術所偵測。通常，蝕刻指示物層131的厚度大約選擇為20nm 或更多，藉此提供遍及基板之充分的蝕刻終止能力，以便可靠地控制個別蝕刻工藝。于一些 方法中，蝕刻指示層131于氮化硅層130之圖案化期間可以用作為硬屏蔽。從圖Ia可明白，由于鄰接晶體管組件間的間距縮減，氮化硅層130可能必須沉積 以適當的低厚度以考慮沉積工藝之間隙填滿能力，因為，當晶體管組件之間的間距也許是 氮化硅層130的厚度的二倍量級時，受限的共形填滿性能可能造成對應的缺陷，譬如空隙。再者，于此制造階段中，半導體器件100可以包括光阻屏蔽103，該光阻屏蔽103曝 露第一器件區120A，同時覆蓋該第二器件區120B。于此情況，可以假定可適當地選澤氮化 硅層130之本征應力以增強于第二器件區120B中之晶體管性能。用來形成如圖Ia中所示之半導體器件100之典型制作流程可以包括下列工藝。 可基于已建立完善的工藝技術，包含先進的光學微影術、沉積、氧化作用和蝕刻技術，形成 并圖案化柵極電極121和柵極絕緣層123。其后，可以基于已建立完善之沉積、非等向蝕刻 工藝及植入序列形成汲極和源極區125結合側壁間隔件結構122，以建立所希望之垂直和 橫向摻雜劑濃度曲線。其后，如果有必要，可基于已建立完善之技術形成個別的金屬硅化物 區。其次，如果有必要，可以形成對應之二氧化硅蝕刻終止層，并接著沉積氮化硅層130。于 沉積氮化硅材料期間，個別的工藝參數(譬如，載送氣體和反應氣體之合成物、基板溫度、 沉積壓力尤其系于沉積期間之離子轟擊)，當用有關基本材料沉積時，可以明顯地影響最終 獲得的材料本征應力。于是，通過選澤適當的參數值，可創造高度的本征應力(譬如高達 二十億帕(2GPa)和甚至更高之壓縮應力或高達十億帕或甚至明顯較高之拉張應力)以增 強第一器件區120A中之晶體管性能。由于在某種層厚度之上氮化硅沉積工藝之共形性較 不明顯，且對于可能發生于高度微縮器件中的縱橫比增加(由在適當尺寸之柵極高度于緊 密封裝之器件區域減少鄰接晶體管組件之間減少之距離所引起)，如所示，選擇氮化硅材料 的厚度以避免不規則，譬如空隙。于是，二氧化硅層131之沉積工藝可能遭遇甚至更明顯的 表面狀態，因此亦需要增強之間隙填滿能力，同時避免增加氧化物厚度和造成空隙。于沉積二氧化硅層131后，可以基于已建立完善之光學微影術技術形成光阻屏蔽 103。接著，可以執行經適當設計的蝕刻工藝以自器件區域120A去除部分的層130和131。 于對應之蝕刻工藝期間，首先可以去除層131之二氧化硅材料，接著用選擇性蝕刻工藝去 除氮化硅層130之材料，其中如果有必要的話可以基于蝕刻終止層控制對應之蝕刻工藝。圖Ib示意地顯示于進一步前進之制造階段之半導體器件100。如所示，第二介電 層140可以形成在第一和第二器件區120A、120B上方，其中由于用來形成高度受應力氮化 硅材料之沉積工藝之有限柵極填滿能力，以及于沉積層130、131期間預先創造之顯著表面 狀態，空隙132可能出現于第二器件區120B中。也就是說，于層130、131之沉積期間，可能 增加器件區120B中晶體管間之空間之縱橫比。于第二器件區120B中之空隙132可能導致 縮減之應力轉移機構，以及于后續工藝期間降低蝕刻一致性，因此造成明顯的產率損失。再者，于圖Ib所示之制造階段，于用以去除第二器件區120B中層140之曝露部分 之對應蝕刻工藝105期間設置對應之光阻屏蔽104以保護介電層140。關于形成第二介電層140，可應用與先前關于層130之說明實質相同的準則。因 此，于層140沉積期間，可以適當的方式調整個別工藝參數，使得能夠獲得所期望之高本征應力。于復雜的應用設備中，亦即，于特征尺寸約50nm和更少之半導體器件中，用來形成層 140之沉積工藝之間隙填滿能力亦可以扮演用于蝕刻工藝105之重要角色，這是因為結合 于沉積層130、131期間產生的表面拓樸(surface topology)，實質完全去除層140之曝露 部分會依于給定器件幾何構形之后續沉積之沉積能力之故。由于空隙132之創造，會增加 空隙附近之層140的厚度，其可能造成于工藝105期間層140材料之非充分去除。于是，空 隙132可能于工藝105后仍保持著，因此由于接觸故障而于進一步處理期間進一步造成產 率損失的增加。圖Ic示意地顯示于進一步制造階段之器件100，其中對應之層間介電材料150 (例 如由二氧化硅組成)可以形成在第一和第二介電層130、140上方。介電材料150可以基 于已建立完善之技術而形成，譬如基于TE0S、PECVD、等等次大氣壓沉積工藝，如果有必要的 話，可以接著實施個別平坦化工藝。其后，可以形成個別接觸開口 151，于某些情況，例如于 緊密隨機存取內存(random access memory,RAM)區，該等接觸開口 151可以連接至位于個 別緊密間隔晶體管間之區域之器件層。于是，對應之空隙132亦可能影響對應的工藝，因此 造成較不可靠的接觸或者甚至完全的接觸故障。因此，根據進一步之器件微縮，用于高本征應力之介電材料之沉積工藝之個別限 制可能需要明顯縮減應力誘發層之層厚度，以符合于先進器件幾何構形中所遭遇之縱寬比 增加。然而，于此情況，由受應力介電材料所誘發之各自的應變亦可以明顯的減少，由此亦 減少晶體管性能。本揭示系針對可以避免，或至少減少上述之一個或更多個問題之影響之各種不同 的方法和器件。
發明內容
下文提出本發明之簡單概述，以提供對于本文中所說明之某些態樣之基本了解。 此概述并非本發明申請標的之廣泛的詳盡綜論，且并非意圖識別本發明之關鍵或重要組 件，或意圖描繪本發明之范疇。其唯一目的是以簡化形式呈現本申請專利范圍標的之某些 概念作為稍后更詳細說明之引言。一般而言，本文中所揭示之標的內容系針對下述之問題于使用高受應力介電層 于半導體器件之接觸層級的應變誘發機構中圖案化接觸開口的期間，由于非一致性會引起 高度微縮化晶體管之產率損失增加。欲達此目的，可以提供一種技術，相較于通過沉積技術 形成蝕刻終止層的習知策略，于形成蝕刻終止層之后，本技術于沉積第一應力誘發層之后 可以使表面地貌保持較不嚴苛。對于此目的，可以省略蝕刻終止材料之沉積，并且可以通過 等離子體處理之方式于氧化作用環境中提供有效的蝕刻控制或蝕刻終止材料，以提供先前 沉積之介電材料之氧化表面部分，該先前沉積之介電材料相較于習知由沉積技術所形成之 蝕刻終止材料具有明顯的減少厚度。于是，通過提供具有縮減厚度之蝕刻終止或蝕刻控制 材料，緊密間隔晶體管組件間的間距之縱寬比可以通過相較于習知技術之縮減量而增加， 同時相較于習知技術等離子體處理之“一致性”之程度可以同時提升，因此當相較于一般所 使用之沉積技術時，亦減少于蝕刻步驟或蝕刻控制材料中造成表面不規則之機率。因此，相 較于習知策略，進一步的介電材料能夠以緩和的表面狀況來進行沉積，藉此亦減少造成與 沉積相關之不規則(譬如空隙)之機率，其可因此轉化成于第二介電材料之圖案化期間所減少之產率損失，而該第二介電材料可以通過使用氧化的表面部分作為有效的蝕刻終止或 蝕刻控制材料而有效地去除。于此方式，雙應力襯里方法之可應用性可以擴展至包括具有 50nm和明顯更小柵極長度之晶體管組件之器件世代。揭示于本文中之一個例示方法包括在半導體器件的第一和第二晶體管上方形成 第一介電層。該方法進一步包括通過應用氧化等離子體環境以氧化第一介電層的表面而至 少在第一晶體管上方的第一介電層上形成蝕刻終止層。再者，去除該第二晶體管上方的第 一介電層且在第二晶體管上方和剩余之蝕刻終止層上形成第二介電層。此外，本方法包括 通過使用蝕刻終止層作為蝕刻終止而自該第一晶體管上方選擇性地去除第二介電層。本文中所揭示之另一例示方法包括在多個第一晶體管和多個第二晶體管上方沉 積第一應力誘發層。再者，氧化第一應力誘發層的表面部分以形成蝕刻控制層。該方法額 外包括自該多個第二晶體管上方選擇性地去除第一應力誘發層和蝕刻控制層，并且在該第 一和第二晶體管上方形成第二應力誘發層。再者，該方法包括通過實施去除工藝而自該多 個第一晶體管上方選擇性地去除第二應力誘發層，并且使用蝕刻控制層控制該去除工藝。本文中所揭示之一個例示半導體器件包括多個第一晶體管和第二晶體管。再者， 第一介電層形成在該多個第一晶體管之柵極電極結構上方和其間，其中該第一介電層誘發 第一晶體管中的第一類型應變，并且具有氧化的表面部分。半導體器件進一步包括形成在 第二晶體管上方的第二介電層，且該第二晶體管誘發第二晶體管中的第二類型應變，其中 該第二類型應變不同于第一類型應變。最后，該半導體器件包括形成在氧化表面部分和該 第二介電層上之層間介電材料。
通過參照以下說明結合隨附圖式可以了解本發明，其中相似之組件符號識別相似 之組件，且其中圖Ia至圖Ic示意地顯示在基于沉積技術形成之不同受應力介電層間使用蝕刻終 止材料，而形成不同的應力介電層之各種制造階段期間半導體器件之剖面圖，該沉積技術 可能造成包含緊密間隔晶體管組件之器件區之與沉積相關的不規則；圖2a至圖2c示意地顯示根據例示實施例于各種制造階段期間，通過使用氧化等 離子體環境所形成之蝕刻終止或蝕刻控制材料，而形成不同內部應力等級的介電層，且包 含緊密間隔晶體管組件之半導體器件；圖2d至圖2f示意地顯示根據其它例示實施例，于形成受應力介電材料之氧化表 面部分期間半導體器件之剖面圖，同時亦包含用來獲得明顯的末端偵測訊號的蝕刻指示物 質；以及圖3a至圖3c示意地顯示根據其它例示實施例于各種制造階段期間形成不同之受 應力介電材料之半導體器件之剖面圖，其中可以基于等離子體輔助氧化工藝設置基本蝕刻 終止層。雖然本文中所揭示之標的內容可容易作各種之修飾和替代形式，然在此系由圖式 中之范例顯示及詳細說明本發明之特定實施例。然而，應了解到此處特定實施例之詳細說 明并不欲用來限制本發明為所揭示之特定形式，反之，本發明將涵蓋所有落于如所附申請 專利范圍內所界定之本發明之精神和范圍內之修飾、等效和替代內容。
具體實施例方式以下將說明本發明之各種示范實施例。為求簡明，本說明書并未說明實際實施之 所有特點。當然應了解到，在任何此種實際實施例的發展中，須作出多個針對實施之決定以 達到開發者特定的目標，譬如符合系統相關以及商業相關之限制，且該些限制將隨著各個 實作而變化。另外，將了解到，雖然該發展之努力可能復雜且費時，但是在了解本發明之揭 露內容后熟悉該項技藝者所作的努力僅為慣例性的工作。現將參考附加圖式來說明本發明。各種結構、系統及器件僅為了說明之目的示意 地繪示于圖式中，以免由熟悉此項技術者已熟知之細部模糊了本發明。不過，本發明之例示 范例仍包含
與解釋。應以熟悉該項技藝者所認定之意義來了解與解釋本文中的 字匯與詞語。于本文前后一致使用的術語以及詞匯并無暗示特別的定義，特別定義系意指 與熟悉該項技藝者認知之普通慣用的定義所不同之定義。如果一個術語或詞匯具有特別定 義，亦即非為熟悉該項技藝者所了解之意義時，本說明書將會直接且明確的提供其定義。一般而言，本文中所揭示之標的內容系基于用以提供受應力介電材料子基本晶體 管結構上方之技術(譬如雙應力襯里方法)來提供方法和半導體器件，其中，于沉積第一應 力誘發材料后，可以基于較少缺失的表面地貌而沉積該第二應力誘發材料，相較于習知之 策略，通過提供縮減厚度且增強共形特性之蝕刻終止或蝕刻控制材料，藉此減少造成空隙 和其它與沉積相關的表面不規則之可能性，于習知策略中，該空隙和表面不規則可能造成 產率損失增加及/或降低器件性能。可通過使用工藝技術提供其本身增強之共形性能，同 時亦以二氧化硅基化合物之形式提供高度緊密且有效的蝕刻終止材料，而完成蝕刻終止或 蝕刻控制材料的厚度縮減和共形性能增強。對于此目的，可以建立等離子體環境以有效地 氧化先前沉積之介電材料的表面部分，且該介電材料可以由氮化硅組成，藉此以高度可控 制方式獲得具所期望之氧化物表面部分之層厚度值，同時額外地該材料特性可以縮減的厚 度提供充分的蝕刻終止或蝕刻控制能力，該厚度可能約為IOnm或更少。因此，以蝕刻終止 或蝕刻控制材料形式而形成之氧化物表面部分，于復雜半導體器件中緊密間隔柵極電極結 構間的間距相較于習知的沉積工藝可以縮減，藉此得到相較于習知策略系增加較少程度的 縱橫比。因此，可以較不嚴苛的工藝條件來實施進一步受應力介電材料之后續沉積，且可以 獲致增強之產率和性能。此外，于一些例示態樣中，可以通過提供指示物質而增強個別蝕刻工藝之控制能 力，該指示物質可以適當地加入氧化物表面部分以提供明顯的末端偵測訊號。例如，可以 使用適當的注入或等離子體處理技術，以便在氧化先前沉積之介電材料的表面部分之前或 之后加入個別指示物質，其中甚至可以使用非常“異質”之物質，譬如金屬等，以便在獲得有 效可偵測之末端偵測訊號的同時僅需要較小濃度之指示物質。以此種方式，可以將通過加 入指示物質的工藝所引起之任何影響維持于低程度，同時仍然提供增強之蝕刻工藝控制能 力。再者，于本文中所揭示的其它例示態樣中，該第一介電材料可以與蝕刻終止材料 結合形成，且該蝕刻終止材料至少可以根據氧化等離子體環境而局部地獲得，亦藉此減少 整體介電層堆棧中非應力誘發介電材料之數量，其中，于一些例示實施例中，氧化等離子體 處理可以限制于器件區域，于該區域中甚至可去除蝕刻終止材料而不會引起下方材料的明顯損害。圖2a示意地顯示半導體器件200之剖面圖，該半導體器件200可以包括基板201 且其上形成有半導體層202。于半導體層202中，可以設置多個第一晶體管220A和一個或 更多個第二晶體管220B，其中該第一晶體管220A可以代表緊密間隔之晶體管組件，例如可 以代表現代CPU(中央處理單元)之RAM區域、內存器件等等。第一和第二晶體管220A、 220B可以包括形成在信道區域224上方之柵極電極結構221，且該信道區224系由汲極/ 源極區225橫向封閉。晶體管220A和220B可以具有相同或類似之組構(如參照器件100 之說明)。柵極電極可以具有約50nm和更少(例如30nm和更少)之柵極長度221L，如同 可能依照45nm技術節點之半導體器件之情況。因此，緊密間隔晶體管220A之相鄰柵極電 極結構221間之間隔距離可以是數百奈米或更少，其中實際的間距可以通過個別側壁間隔 件222之寬度和組構決定。舉例而言，對于高度復雜之器件而言，相鄰間隔件結構間之距離 可以是IOOnm或更少。半導體器件200可進一步包括例如如前所述由氮化硅所組成之應力誘發介電層 230，其中層230可以具有任何適當的內部應力等級以便于一種類型之晶體管220A和220B 的溝道區中誘發所期望類型之應變。舉例而言，于所示實施例中，可以假設晶體管220A可 以代表N溝道晶體管，而同時晶體管220B可以代表P溝道晶體管。可以進一步假設，層230 系經設置以增強晶體管220A之性能。于此情況，層230可以呈現高的內部拉張應力等級， 且可能導致晶體管性能增強，如前所說明。應該了解到，于其它情況，可以設置層230以便 呈現高壓縮應力等級以增強晶體管220B之性能。再者，若有必要，可以設置由二氧化硅組 成之蝕刻終止層233，該蝕刻終止層233可以具有適當的厚度和密度以當于稍后制造階段 去除層230時適宜地保護例如晶體管220B之下方材料層。關于目前所述之任何制造技術和特性及組件，可以參照有關器件100之說明且因 此可以于此省略其它的詳細說明。因此，在基于已建立完善之技術沉積層230之后，半導體 器件200可以曝露于氧化等離子體環境250，且該氧化等離子體環境250可以建立于任何適 當的工藝工具中，譬如沉積工具、等離子體蝕刻工具等等。可以根據適當的工藝狀況(譬如 氧和其它載送氣體之流率)而建立等離子體環境250，以便于該環境250中獲得所期望的 工藝壓力，依照整體壓力策略，該壓力范圍可以從數百毫陶爾(mTorr)至數毫陶爾。通過實 驗可獲得針對高受應力狀態之特定基礎材料(譬如氮化物)決定所期望之氧化率之適當工 藝參數，其中用以建立環境250之至少一個工藝參數可以改變，并且可以監視對應的工藝 結果。同樣地，例如，可鑒于通過創造用于環境250之各種工藝狀況之材料樣品并且決定相 關于可用來以圖案化介電材料之蝕刻配方之個別蝕刻率之抗蝕性，決定可能與等離子體輔 助環境250接觸的表面部分之材料特性，其中層230之氧化表面部分將用以作為蝕刻終止 或蝕刻控制材料。再者，于一些例示實施例中，于建立環境250期間之整體工藝溫度可以維 持在可兼容于如圖2a中所示制造階段中的器件200之材料特性之溫度范圍內。也就是說， 經常地，金屬硅化物區域可以形成于晶體管220A、220B中，且該晶體管220A、220B于曝露于 較高溫度之后可能經歷材料修正。于是，于一些例示實施例中，可以約400°C和較低溫度建 立氧化等離子體環境250。應了解到，個別工藝溫度將理解為下述之溫度，亦即，可以于建 立環境250期間施加于基板201之溫度，而使得器件200可以假設實質上系于平衡狀態中， 使得只有不明顯溫度梯度從而不同的溫度可于工藝205期間于層230被觀察到。于其它情況，層230的表面溫度可以考慮為個別工藝溫度且可于上述之特定范圍中。因此，器件200 一旦曝露于氧化等離子體輔助環境250，層230的表面230S可與氧接觸，并且可以轉變成 為可包括硅、氮及氧之氧化材料。依據所使用的工藝參數，個別蝕刻終止和蝕刻控制層234 因此可以高度共形方式形成于層230中和層230上。由于等離子體環境250所造成之密度 提升，以經沉積之二氧化硅形成設置之層234相較于習知蝕刻終止材料可以具有縮減的厚 度，而使得晶體管220A之緊密間隔柵極電極221間之空間的縱寬比相較于習知策略者可以 增加較少。例如，層234的厚度234T可能大約IOnm和更少，譬如5nm和更少。圖2b示意地顯示于進一步前進階段中之半導體器件200，于此階段中光阻屏蔽 204可以形成在晶體管220A上方，同時曝露該晶體管220B，其中可能必須創造不同類型之 應變以增強晶體管220B之性能。對于此目的，器件200可以接受蝕刻工藝205，且該蝕刻工 藝205可以包含用以蝕刻穿透層234之曝露部分的第一蝕刻步驟，接著的蝕刻步驟系用以 選擇性地去除層230之材料，其中，例如，如果有必要的話可以使用蝕刻終止層233來控制 蝕刻工藝。其后，可以基于高度選擇性之濕化學蝕刻配方來去除蝕刻終止層233之殘余部 分，且實質上對于任何下層材料(譬如金屬硅化物(未顯示)等等)不會有負面地影響。圖2c示意地顯示于進一步前進之制造階段中之半導體器件200，于此階段中第二 介電層240可以形成在第一晶體管220A和第二晶體管220B上方。如先前之說明，介電層 240可以具有高內部應力等級以增強晶體管220B之性能。于層240之沉積期間，先前形成 的表面層234相較于習知策略可以提供增強的表面地貌，例如參照圖Ia至圖Ic之說明，而 使得于關鍵器件區232中可能創造之與沉積相關的表面不規則之機率相較于習知工藝技 術者可減少。再者，由于表面層234的厚度縮減，可以增加層230之初始厚度及/或層240 的厚度，只要額外的厚度可以兼容于個別沉積工藝之間隙填滿能力即可。也就是說，因為相 較于習知策略可以達成明顯“節省”與蝕刻終止層234有關之材料，因此可為了層230及/ 或240的厚度增加之益處，而“犧牲”部分之節省。其后，可以繼續進一步處理，如先前參照器件100之說明，也就是說，光阻屏蔽可 以形成在晶體管220B上方以便曝露晶體管220A，并基于已建立完善之蝕刻配方去除層240 之曝露部分。于蝕刻工藝期間，由于如先前所說明的與沉積相關之不規則明顯減少，而達成 蝕刻一致性之增強，同時等離子體氧化表面層234亦可提供所期望的蝕刻終止能力。因此， 于形成層間介電材料后(例如以二氧化硅等形式)，可以基于增強的工藝一致性完成其圖 案化、以及層230和240之開口，藉此減少創造接觸故障之機率(甚至對于密集緊縮之器件 亦然)，譬如晶體管220A。參照圖2d至圖2f，現在將于其中說明另一例示實施例，除了等離子體輔助氧化作 用工藝外，明顯的蝕刻指示物質可以加入層234中以進一步增強蝕刻工藝之整體控制。圖2d示意地顯示當曝露于氧化等離子體環境250時器件200之晶體管220A，該氧 化等離子體環境250亦包括可以任何適當物質形式提供之蝕刻指示物質251，譬如金屬原 子，該適當物質可取決于蝕刻工藝期間因釋放而產生明顯的光學訊號，于蝕刻工藝中層234 可作為蝕刻終止層。于是，于等離子體處理250期間，物質251之離子可能會加入層234中， 然而，系于足夠用以獲得所期望之末端偵測訊號的適當的低濃度被加入于層234中。圖2e示意地顯示依照另一例示實施例之半導體器件200，其中可以形成分離之處 理252以將蝕刻指示物物質251加入于層234中。舉例而言，處理252可以包括基于任何適當載子和反應氣體成分實施之等離子體處理，其中物質251可以表示特定的濃度以便獲 得于層234中所期望之“摻雜等級”。于其它例示實施例中，處理252可以包括低能量植入 工藝，其中可以施加各式各樣之指示物物質，其濃度和滲透深度可以通過適當選擇植入參 數而以可靠之方式控制。應了解到，于一些例示實施例中，蝕刻指示物物質251于執行氧化 等離子體處理250之前可以加入于層230的表面部分234。圖2f示意地顯示蝕刻工藝206期間之半導體器件200，且該蝕刻工藝206系基于 光阻以便自晶體管220A選擇性地去除層240。于是，一旦曝露蝕刻終止或蝕刻控制層234， 則可以逐漸釋放蝕刻指示物質251，藉此產生可以由適當末端偵測系統所偵測之顯著光譜， 其中該終端偵測系統通常用以執行等離子體輔助蝕刻工藝。于是，甚至對于縮減厚度之層 234，亦可有可靠的控制并且因此決定蝕刻工藝206之末端，即使可能發生明顯的層234之 材料去除亦然。參照圖3a至圖3c，現在將更詳細說明其它例示實施例，其中在沉積第一應力誘發 介電材料之前可以使用以等離子體為基礎之氧化工藝來形成蝕刻終止層。圖3a示意地顯示半導體器件300，該半導體器件300包括第一晶體管320A和第二 晶體管320B。晶體管320A、320B形成在半導體層302中或之上，且該半導體層302系依次 設置在基板301上方。晶體管320A、320B可以包括柵極電極結構321、間隔件結構322、信 道區324以及汲極和源極區325。對于這些組件，應用如先前參照器件100和200說明之相 同準則。再者，于所示之制造階段中，器件300可以曝露于氧化等離子體環境，該氧化等離 子體環境于所示實施例中可以選擇性地作用于晶體管320B上，同時屏蔽308可以保護晶體 管320A。再者，介電材料333A可業已沉積于晶體管320A、320B上，其中，于一個例示實施 例中，材料333A可以代表具有內部應力等級被選擇以增強晶體管320A性能之高度受應力 介電材料。舉例而言，可以使用具有壓縮或拉張應力的氮化硅層。因此，于等離子體輔助氧 化工藝353期間，材料333A之至少大部分可以轉變成具有所期望之蝕刻終止能力之氧化材 料，且用以于稍后制造階段中去除氮化硅材料。關于氧化等離子體環境353，應用如先前參 照等離子體環境250解釋之相同準則。圖3b示意地顯示根據其它例示實施例之器件300，其中可以施加氧化等離子體 353而不提供屏蔽。例如，可以設置具有適當厚度以及所期望的內部應力等級的層333A，使 得晶體管320A可以與應力誘發材料直接接觸。其后，可以實施處理353以創造具有所期望 之蝕刻終止能力的表面層333B，如先前所說明。于是，亦于此情況，可以增強晶體管320A中 之整體應力轉變機制，這是因為相較于習知蝕刻終止層(例如，參照圖2a于形成之層233) 蝕刻終止層333B可具有縮減的厚度之故，同時，于圖3a所示實施例中，可以完全避免于晶 體管320A上方存在應力效果較差之蝕刻終止材料。圖3c示意地顯示于進一步之制造階段中之器件300，其中結合表面層334之受應 力介電層330可以設置在晶體管320A、333B上方。再者，可以設置光阻屏蔽304以覆蓋晶 體管320A并將晶體管320B曝露于蝕刻環境305。可以根據如先前所說明之任何沉積技術， 接著實施等離子體輔助氧化工藝，譬如如先前所說明的工藝353、250，而形成層330。結果， 于晶體管320A中，層333A和330可以提供高應力等級，同時，于蝕刻工藝305期間，于晶體 管320B中，層333B可以作為有效的蝕刻終止材料。因此，于工藝305的第一步驟期間，可 以去除層334之曝露部分，而其后可以適當地選擇蝕刻化學以蝕刻層330之曝露部分，同時材料333B可以在曝露時可靠地終止蝕刻前緣。其后，可以繼續進一步處理，如先前參照器 件100和200之說明。因此，本發明提供半導體器件和形成此半導體器件之方法，其中在晶體管器件上 方形成受應力介電材料之期間的與沉積相關之不規則系可以通過提供較不顯著之縱橫比 增加于緊密封裝之器件區域并且通過基于氧化等離子體環境形成中間蝕刻終止層而縮減。 為此目的，于沉積第一介電材料后，可以建立等離子體環境以氧化其表面部分，如此可以實 質避免如于習知技術情況中與沉積相關之不規則，其中個別蝕刻終止材料可以通過譬如化 學氣相沉積(CVD)等技術而沉積。再者，由于等離子體環境，可以縮減的厚度達到增強之蝕 刻終止能力，藉此進一步提升整體工藝之一致性。因此，基于在晶體管結構上方設置高度受 應力介電材料可以將應力誘發機制之應用擴展至先進的技術節點，譬如45nm技術及更甚 者，同時避免不適當的產率損失，如習知策略中可能發生的情況。以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此藝者在受益于本文的 教導后顯然可以不同但均等的方式來修改及實施本發明。舉例而言，可用不同的順序完成 以上所提出的工藝步驟。此外，除非在以下申請專利范圍有提及，否則本發明不受限于本文 所示之構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有 此類改變都被認為仍然是在本發明的范疇與精神內。因此，本文提出以下的申請專利范圍 尋求保護。
權利要求
1.一種方法，包括下列步驟在半導體器件(200)的第一和第二晶體管(220A、220B)上方形成第一介電層(230)；通過將該第一介電層(230)暴露于氧化等離子體環境(250)以便氧化該第一介電層 (230)的表面(230S)，而至少在該第一晶體管(220A)上方的該第一介電層(230)上形成蝕 刻終止層(234)；去除位于該第二晶體管(220B)上方的該第一介電層(230)的部分；在該第二晶體管(220B)上方和該蝕刻終止層(234)上形成第二介電層(240)；以及通過使用該蝕刻終止層(234)作為蝕刻終止而自該第一晶體管(220A)上方選擇性地 去除該第二介電層(240)。
2.如權利要求1所述的方法，其中，形成該第一介電層(230)的步驟包括沉積介電材 料，其具有用以于該第一和第二晶體管(220A、220B)的溝道區(224)中誘發應變的內部應 力等級。
3.如權利要求2所述的方法，其中，該第一介電層(230)的該介電材料包括具有內部拉 張應力等級的氮化硅。
4.如權利要求3所述的方法，其中，該第二介電層(240)是以具有內部壓縮應力等級的 方式被沉積，以便在該第二晶體管(220B)的溝道區(224)誘發壓縮應變。
5.如權利要求1所述的方法，其中，該氧化等離子體環境(250)施加于約400°C或更少 的工藝溫度。
6.如權利要求1所述的方法，進一步包括在形成該第二介電層(240)之前將蝕刻指示 物質(251)加入該蝕刻終止層(234)中。
7.如權利要求6所述的方法，其中，該蝕刻指示物質(251)是通過執行等離子體處理而 加入。
8.如權利要求6所述的方法，其中，該蝕刻指示物質(251)是通過執行離子注入工藝而 加入。
9.一種方法，包括下列步驟在多個第一晶體管(220A)和多個第二晶體管(220B)上方沉積第一應力誘發層 (230)；氧化該第一應力誘發層(230)的表面部分(230S)以便形成蝕刻控制層(234)；從該多個第二晶體管(220B)上方選擇性地去除該第一應力誘發層(230)和該蝕刻控 制層(234)；在該第一和第二晶體管(220A、220B)上方形成第二應力誘發層(240)；以及通過實施去除工藝(206)而自該多個第一晶體管(220A)上方選擇性地去除該第二應 力誘發層(240)，并且使用該蝕刻控制層(234)以控制該去除工藝(206)。
10.如權利要求9所述的方法，其中，在氧化等離子體環境(250)中實施氧化該第一應 力誘發層(230)的該表面部分(230S)的步驟。
11.如權利要求9所述的方法，其中，將該蝕刻控制層(234)形成為具有少于約IOnm的 厚度(234T)。
12.如權利要求10所述的方法，其中，在約400°C或更低的工藝溫度建立該氧化等離子 體環境(250)。
13.如權利要求9所述的方法，其中，該第一應力誘發層(230)具有內部拉張應力等級。
14.如權利要求9所述的方法，其中，該第一應力誘發層(230)具有內部壓縮應力等級。
15.一種半導體器件(200)，包括多個第一晶體管(220A)；第二晶體管(220B)；第一介電層(230)，形成在該多個第一晶體管(220A)的柵極電極結構(221)上方和其 間，且該第一介電層(230)在該第一晶體管(220A)中誘發第一類型應變，并且具有氧化的 表面部分(234)；第二介電層(240)，形成在該第二晶體管(220B)上方，且該第二介電層(240)在該第二 晶體管(220B)中誘發第二類型應變，且該第二類型應變不同于該第一類型應變；以及層間介電材料(150)，形成在該氧化表面部分(234)和該第二介電層(240)上。
16.如權利要求15所述的半導體器件(200)，其中，該氧化的表面部分(234)的厚度 (234T)約IOnm或更少。
17.如權利要求15所述的半導體器件(200)，其中，該氧化的表面部分(234)包括硅、 氮及氧。
18.如權利要求15所述的半導體器件(200)，其中，該多個第一晶體管(220A)的二個 相鄰柵極電極(221)間的間距(215)約為IOOnm或更少。
全文摘要
于雙應力襯里方法中，中間蝕刻終止材料(234)可以基于等離子體輔助氧化工藝(250)而非通過沉積方式來設置，因此可以減少蝕刻終止材料(234)之對應厚度(234T)。如此一來，所造成的縱橫比相較于習知策略較不明顯，藉此減少與沉積相關之不規則，其中，該不規則可能轉化成為明顯的產率損失降低，尤其對于高度微縮之半導體器件(200)而言更為明顯。
文檔編號H01L21/8238GK102007589SQ200980113333
公開日2011年4月6日 申請日期2009年2月27日 優先權日2008年2月29日
發明者K·維喬雷克, K·魯特洛夫, M·奧爾斯特曼, P·許布勒 申請人:格羅方德半導體公司