專利名稱：半導體器件及其制造方法
技術領域：
本發明涉及一種半導體器件和用于制造半導體器件的制方法，并且更具體而言，涉及一種包括由碳化硅制成的具有至少一個主表面的晶片的半導體器件以及制造半導體 器件的方法。
背景技術：
近年來，碳化硅(SiC)越來越多地用作形成諸如晶體管和二極管的半導體器件的 材料，以便使擊穿電壓增加和損耗降低，以及還使得可在高溫環境等中使用。碳化硅用作寬 帶隙半導體，具有比通常廣泛地用作形成半導體器件材料的硅(Si)的帶隙更大的帶隙。因 而，當采用碳化硅作為形成半導體器件的材料時，在該半導體器件中可以實現擊穿電壓增 力口、導通電阻減小等。此外，與利用硅作為材料形成的半導體器件相比較，利用碳化硅作為 材料形成的半導體器件還具有在高溫環境中使用時特性劣化相對小的優點。在多種結構中已經提出了幾種采用具有上述優良特性的SiC作為材料的半導體 器件(例如，參見日本專利特開No. 2003-068762 (專利文獻1))。此外，在制造利用SiC 作為材料形成的半導體器件的工藝中，雜質常常通過離子注入被引入到由SiC制成的晶 片中。由此，還提出了用于滿意地實施離子注入的各種方法(例如，參見日本專利特開 No. 2006-332180 (專利文獻2)和日本專利特開No. 2008-147576 (專利文獻3))。現有技術文獻專利文獻專利文獻1 日本專利特開No. 2003-068762專利文獻2 日本專利特開No. 2006-332180專利文獻3 日本專利特開No. 2008-14757
發明內容
本發明要解決的問題然而，利用SiC作為材料形成的諸如晶體管的半導體器件，還會造成不能實現本 來應該實現的諸如擊穿電壓的特性的問題。由此，本發明的目的是提供一種半導體器件， 其允許更可靠地實現使用SiC作為材料本來可實現的特性，以及制造這種半導體器件的方法。解決問題的方式根據本發明的半導體器件包括由碳化硅制成的具有至少一個主表面的晶片；以 及電極，所述電極形成在一個主表面上。該晶片包括離子注入區，所述離子注入區被形成為 包括所述一個主表面。此外，該離子注入區包括基區和突出區，所述基區被設置成包括所述 一個主表面，所述突出區連接到基區并且在與電極相反的方向上延伸。此外，基區在沿著所 述一個主表面的方向上的寬度比突出區大。電極被設置成與離子注入區接觸，使得如從平 面圖觀察時電極全部位于離子注入區上。
本發明的發明人詳細研究了在利用SiC作為材料形成的諸如晶體管的半導體器 件中本來應該實現的如上所述的諸如擊穿電壓的特性而沒有實現的原因。結果，為實現本 發明獲得了如下 發現。通常，利用SiC作為材料形成的半導體器件的制造工藝常用如下方式進行在SiC 晶片上形成離子注入區，然后，由諸如鎳(Ni)的金屬制成的金屬電極被形成為與離子注入 區接觸。在如上所述的制造工藝中，形成金屬電極的金屬與形成晶片的SiC之間的合金反 應繼續進行以使得金屬擴散到晶片中。當這種擴散導致金屬延伸到離子注入區的外部時， 諸如要制造的半導體器件的擊穿電壓的特性被劣化，其引起不能獲得本來可實現特性的問 題。上述問題通常是由與注入離子的方向垂直的方向上的金屬擴散引起的。在這種情況下，上述問題可以通過充分降低金屬電極的平面形狀相對于離子注入 區的平面形狀的尺寸來解決。為此，與常規情況相比較，應當降低金屬電極的尺寸或者應當 增加離子注入區的平面形狀的尺寸。然而，近年來逐漸減小了半導體器件的結構尺寸，其使 得難以將金屬電極構造成具有的平面形狀尺寸比過去的平面形狀更小。此外，考慮到半導 體器件結構的尺寸減小的發展，也難以將離子注入區構造成具有的平面形狀尺寸比過去的 平面形狀更大。相反，在根據本發明的半導體器件中，被形成為與電極接觸的離子注入區包括基 區和突出區，所述基區被設置成接觸電極，所述突出區從與電極相反的方向上的基區延伸。 基區的寬度比突出區大。因此，在應該接觸電極的基區中，確保基區具有足以使金屬從電極 擴散以落入到離子注入區中的寬度，以由此抑制半導體器件的特性劣化。另一方面，在與電 極分隔開的以減小金屬從電極擴散延伸到突出區的可能性的突出區中，可以采用寬度減小 的突出區來減小半導體器件的結構尺寸。如上所述，根據本發明的半導體器件，可以提供一 種半導體器件，其能夠更可靠地實現通過采用SiC作為材料本來可實現的特性。為了確保金屬從電極擴散以落入到離子注入區中，優選的是電極被設置成接觸離 子注入區，使得從平面圖觀察時電極全部位于突出區的上方。上述的半導體器件可以是結型場效應晶體管(JFET)，并且上述的電極可以是柵電 極。因此，柵極長度被減小成在抑制由形成柵電極的金屬擴散引起的擊穿電壓的降低 的同時不壓抑JFET的尺寸減小，結果可以確保高的擊穿電壓。此外，在該JFET中，在沿著 晶片的上述一個主表面的方向上的突出區的寬度對應于溝道長度。因此，基區被構造成具 有在上述一個主表面的方向上的寬度，其允許形成柵電極，并且突出區被構造成具有比該 寬度更窄的寬度，結果可以減小溝道長度。結果，可以提供一種具有比常規情形低的導通電 阻并且允許高速切換的JFET。在上述半導體器件中，晶片可以包括第一導電型的第一層；第二導電型層，所述第 二導電型層的導電類型不同于第一導電型的第一層，且被設置在第一導電型的第一層上并 與之接觸；以及第一導電型的第二層，所述第一導電型的第二層的導電類型與第一導電型 的第一層相同，且被設置在第二導電型層上并與所述第二導電型層接觸。當將該構造應用到與JFET相對應的上述半導體器件時，在JFET斷開的狀態下，耗 盡層在晶片厚度的方向上延伸以使在漂移區內電場分布均勻，這導致柵電極附近的電場集 中的緩和。結果，可以抑制由于電場集中引起的擊穿。
優選地，在上述半導體器件中，基區在晶片厚度方向上的厚度小于或等于從一個主表面到第一導電型的第二層與第二導電型層之間的界面的距離。因此，在位于與基區的電極相反側上的尖端的外圍附近，電場集中可以被緩和。結 果，可以更可靠地抑制半導體器件的擊穿電壓的降低。優選地，在上述半導體器件中，基區在沿著一個主表面的方向上的寬度比突出區 大0. 2 μ m或更大且1. 0 μ m或更小。通常，被形成為接觸離子注入區的由諸如Ni的金屬制成的電極具有大約500至 1000A的厚度。在這種情況下，由與SiC合金反應引起的金屬擴散的距離為大約0. 1 μ m。 因此，考慮到如上所述的金屬擴散距離的余量，優選的是基區寬度比突出區大0. 2 μ m或更 大。具有的寬度比突出區的寬度大超過1. 0 μ m的基區會干擾半導體器件結構的尺寸減小。 因此，優選的是基區被調節成具有的寬度比突出區的寬度大0. 2 μ m或更大且1. 0 μ m或更 小。此外，當半導體器件結構的尺寸減小非常重要時，優選的是基區被調節成具有的寬度比 突出區的寬度大0. 2 μ m或更大且0. 6 μ m或更小。優選地，在上述的半導體器件中，基區具有0. 3 μ m或更大的厚度。由本發明的發明人進行試驗的結果示出具有小于0.3μπι厚度的基區會導致在 基區的厚度方向上金屬擴散到基區的外部。因而，優選基區具有0.3 μ m或更大的厚度。要 注意，具有的厚度超過0.4μπι的基區會妨礙半導體器件結構尺寸的減小。因而，優選基區 具有0.4μπι以下的厚度。制造根據本發明的半導體器件的方法包括步驟制備晶片；形成阻擋層；在阻擋 層中提供開口 ；在晶片中形成第一區；擴大開口 ；在晶片中形成第二區；以及形成金屬膜。制備晶片的步驟包括制備由碳化硅制成的具有至少一個主表面的晶片的步驟。形 成阻擋層的步驟包括在所述一個主表面上形成阻擋層，用于阻擋離子注入到晶片中。在該 晶片中形成第一區的步驟包括利用其中提供開口的阻擋層作為掩模注入第一導電型離子 的步驟，以在晶片中形成具有注入到其內的第一導電型離子的第一區。擴大開口的步驟包 括擴大用于形成第一區的阻擋層的開口的步驟。在晶片中形成第二區的步驟包括利用具有 擴大開口的阻擋層作為掩模，以比晶片中形成第一區的步驟中的注入深度更淺的深度注入 第一導電型離子的步驟，以在晶片中形成具有注入其內的第一導電型離子的第二區。形成 金屬膜的步驟包括在晶片上形成金屬膜使得如從平面圖觀察時金屬膜全部位于第二區上 的步驟。在制造根據本發明的半導體器件的方法中，根據第一區的期望形狀，在阻擋層中 提供開口，并且利用阻擋層作為掩模進行離子注入以形成第一區。然后，擴大阻擋層的開口 以再次進行離子注入，以形成第二區。因此，制造根據本發明的半導體器件的方法，可以很 容易地制造如上所述的本發明的半導體器件，其包括具有基區和突出區的離子注入區。另 夕卜，為了使金屬擴散從金屬膜更可靠地落在離子注入區內，優選的是在晶片上形成金屬膜 的步驟包括形成金屬膜以便如從平面圖觀察時全部位于第一區上的步驟。優選地，在用于制造半導體器件的上述制造方法中，形成阻擋層的步驟包括形成 包括鈦層和在鈦層上設置的鎢層的阻擋層的步驟；該阻擋層包括鈦層和在鈦層上設置的二 氧化硅層，或者阻擋層包括二氧化硅層、在二氧化硅層上設置的鈦層和在鈦層上設置的鎢 層。
形成阻擋層的層可以包括具有阻擋離子注入到晶片中的良好能力的鎢(W)層和二氧化硅(SiO2)層。在阻擋層中提供開口的步驟中，開口通常可以通過諸如干法蝕刻的蝕 刻提供在阻擋層中。在這種情況下，當采用僅由W層或SiO2層制成的阻擋層時，蝕刻不僅對 阻擋層有影響而且對晶片有影響，其會導致對晶片的損傷。相反，當形成在對W層或3102層 蝕刻的情況下耐受蝕刻的鈦(Ti)層作為晶片與W層或SiO2層之間的蝕刻停止層時，能夠抑 制對晶片的損傷。另外，當Ti層減小厚度、例如減小至大約IOOnm時，甚至在Ti層還保留 的情況下也可以進行離子注入。此外，還可以形成SiO2層作為Ti層與晶片之間的犧牲層， 以便促進在完成離子注入之后從晶片去除被形成為蝕刻停止層的Ti層的工藝。此外，通過 利用氨水和充氧水(oxygenated water)等的混合溶液，可以相對于SiO2層選擇性地去除 Ti層。換句話說，可以采用具有阻擋離子注入的良好能力的W層或SiO2層作為形成阻擋 層的層。在這種情況下，可優選的是，形成Ti層作為晶片與W層或SiO2層之間的蝕刻停止 層。此外，當形成Ti層作為蝕刻停止層時，為了便于去除Ti層，更可優選的是，形成SiO2層 作為Ti層與晶片之間的犧牲層。優選地，在制造半導體器件的上述方法中，擴大開口的步驟包括擴大開口使得從 平面圖觀察時開口的外圍邊緣在周邊增加了 0. Ιμπι或更大且0.5μπι以下。如上所述，由合金反應引起的形成金屬膜(電極)的金屬的擴散距離為大約 O-Ium0因此，當擴大開口使得開口的外圍邊緣在周邊增加0. 1 μ m或更大時，可以形成第 二區使得確保用于金屬擴散距離的余量。另外，具有比突出區的寬度大超過Ι.Ομπι的寬度 的基區會妨礙半導體器件結構的尺寸減小。因此，優選的是擴大開口使得開口的外圍邊緣 在周邊增加0.5μπι以下。此外，當半導體器件的結構尺寸減小非常重要時，優選擴大開口 使得開口的外圍邊緣在周邊增加0. 3μπ 以下。優選地，在制造半導體器件的上述方法中，在晶片中形成第二區的步驟包括形成 具有0. 3 μ m或更大厚度的第二區的步驟。如上所述，優選形成離子注入區的基區具有0.3μπι或更大的厚度。因此，可優選 的是，在晶片中形成第二區的步驟包括形成具有0.3μπι或更大厚度的第二區的步驟。相 反，如上所述，具有超過0. 4 μ m厚度的基區會妨礙半導體器件結構的尺寸減小。因此，可優 選的是，在晶片中形成第二區的步驟包括形成具有0. 4μ m以下厚度的第二區。在制造半導體器件的上述方法中，半導體器件可以是結型場效應晶體管，并且金 屬膜可以是柵電極。結果，可以容易地制造JFET，其具有減小的柵極長度，以便在抑制由形 成柵電極的金屬的擴散引起的擊穿電壓降低的同時不抑制尺寸減小，以由此能夠確保高的 擊穿電壓。發明效果通過上述說明很顯然，根據本發明的半導體器件及其制造方法，可以提供一種能 夠更可靠地實現通過使用SiC作為材料而本來可實現的特性的半導體器件，以及制造這種 半導體器件的方法。
圖1是示出本發明第一實施例中的JFET構造的示意性橫截面圖。
圖2是示出制造JFET方法的概要的流程圖。圖3是示出制造JFET方法的示意性橫截面圖。圖4是示出制造JFET方法的示意性橫截面圖。圖5是示出制造JFET方法的示意性橫截面圖。
圖6是示出制造JFET方法的示意性橫截面圖。圖7是示出制造JFET方法的示意性橫截面圖。圖8是示出制造JFET方法的示意性橫截面圖。圖9是示出制造JFET方法的示意性橫截面圖。圖10是示出制造JFET方法的示意性橫截面圖。圖11是示出制造JFET方法的示意性橫截面圖。圖12是示出制造JFET方法的示意性橫截面圖。圖13是示出制造JFET方法的示意性橫截面圖。
具體實施例方式在下文中參考附圖將描述本發明的實施例，其中相同或相應的部件用相同的附圖 標記標注，并將不再重復對它們的描述。參考圖1，根據本實施例的JFET 1包括由具有η型導電性的SiC制成的η型襯底 11、在η型襯底11上形成的第一 ρ型層12、在第一 P型層12上形成的η型層13和在η型 層13上形成的第二 ρ型層14。在這種情況下，ρ型層和η型層中的每個是分別由具有ρ型 導電性和η型導電性的SiC制成的。η型襯底11、第一 ρ型層12、η型層13和第二 ρ型層 14構成由SiC制成的晶片10。第二 ρ型層14和η型層13中的每個具有在其中形成的、包含濃度比η型層13的 濃度更高(例如，大約lX102°cm_3)的η型導電性雜質(η型雜質)的第一 η型區15和第二 η型區17。此外，包含濃度比第一 ρ型層12和第二 ρ型層14更高(例如，大約1 X 1018cm_3) 的P型導電性雜質(P型雜質)的第一 P型區16被形成為插入在第一 η型區15與第二 η 型區17之間。換句話說，第一 η型區15、第一 ρ型區16和第二 η型區17中的每個被形成 為穿過第二 P型層14延伸到η型層13。此外，第一 η型區15、第一 ρ型區16和第二 η型 區17中的每個的底部被設置成與第一 ρ型層12的上表面(第一 ρ型層12與η型層13之 間的界面)分隔開。此外，溝槽51被形成在第一 η型區15的與第一 ρ型區16相反的一側上，使其從 第二 P型層14的上表面14Α (與η型層13相反側上的主表面)穿過第二 ρ型層14延伸到 η型層13。換句話說，溝槽51的底壁51Α與第一 ρ型層12和η型層13之間的界面分隔開 并位于η型層13內。此外，包含濃度比第一 ρ型層12和第二 ρ型層14更高(例如，大約 1 X IO18CnT3)的ρ型雜質的第二 ρ型區23被形成為從溝槽51的底壁51Α穿過η型層13延 伸到第一 ρ型層12。第二 ρ型區23的底部與η型襯底11的上表面(η型襯底11與第一 ρ 型層12之間的界面)分隔開。此外，用作歐姆接觸電極的源接觸電極19、柵接觸電極21、漏接觸電極22和電位 保持接觸電極24中的每個被形成為分別與第一 η型區15、第一 ρ型區16、第二 η型區17和 第二 ρ型區23中的每個的上表面接觸。源接觸電極19、柵接觸電極21、漏接觸電極22和電位保持接觸電極24例如由Ni (鎳)制成。另外，用作歐姆接觸電極的源接觸電極19、柵接觸電極21、漏接觸電極22和電位保持接觸電極24中的每個被形成在它們各自相鄰的歐姆接觸電極上，并且氧化物膜18插 入其間。更具體地，在第二 P型層14的上表面14A處，在溝槽51的底壁51A和側壁51B處， 用作絕緣膜的氧化物膜18被形成為覆蓋除了形成源接觸電極19、柵接觸電極21、漏接觸電 極22和電位保持接觸電極24之外的整個區域。從而，鄰接的歐姆接觸電極彼此絕緣。此外，源極布線25、柵極布線26和漏極布線27被形成為分別與源接觸電極19、柵 接觸電極21和漏接觸電極22中的每個的上表面接觸，并且電連接到每個歐姆接觸電極。 源極布線25還與電位保持接觸電極24的上表面接觸，并且還電連接到電位保持接觸電極 24。換句話說，源極布線25被形成為從源接觸電極19的上表面延伸到電位保持接觸電極 24的上表面上，這使得電位保持接觸電極24保持在與源接觸電極19的電位相同的電位。 例如，源極布線25、柵極布線26和漏極布線27中的每個由諸如Al的導體制成。源接觸電 極19和源極布線25構成源電極41。柵接觸電極21和漏極布線26構成柵電極42。漏接 觸電極22和漏極布線27構成漏電極43。此外，鈍化膜44被形成為覆蓋源電極41、柵電極 42、漏電極43和氧化物膜18中的每個的上表面。該鈍化膜44例如由SiO2制成，并且用于 使源電極41、柵電極42和漏電極43與外部電絕緣，同時具有保護JFET 1的功能。第一 ρ型區16和第二 ρ型區23中的每個通過離子注入形成的離子注入區。第一 P型區16具有基區16A，其被設置為包括第二 P型層14的上表面14A ；和突出區16B，所述 突出區16B在與柵接觸電極21相反的方向上從基區16A延伸。基區16A在沿著第二 ρ型 層14的上表面14Α的方向上具有比突出區16Β的寬度《2大的寬度Wl。此外，與上述第一 ρ 型區16的情況一樣，第二 ρ型區23也具有基區23A，其被設置為包括溝槽51的底壁51A ； 和突出區23B，所述突出區23B在與電位保持接觸電極24相反的方向上從基區23A延伸。 基區23A在沿著溝槽51的底壁51A的方向上具有比突出區23B的寬度大的寬度。因此，用作根據本實施例的半導體器件的JFET 1包括由SiC制成的晶片10和 柵接觸電極21，所述柵接觸電極21被形成在與晶片10的一個主表面相對應的第二 ρ型層 14的上表面14A上。晶片10包括被形成為包括上表面14A的作為離子注入區的第一 ρ型 區16。第一 ρ型區16包括基區16Α和突出區16Β，所述基區16Α被設置為包括上表面14Α， 所述突出區16Β被連接到基區16Α并且在與柵接觸電極21相反的方向上延伸。此外，基區 16Α在沿著上表面14Α的方向上具有比突出區16Β的寬度W2大的寬度巧。柵接觸電極21 被設置為與第一 P型區16接觸，使得如從平面圖觀察時柵接觸電極21全部位于第一 ρ型 區16上。然后，在下文中將描述JFET 1的操作。參考圖1，在柵電極42具有的電壓大于或 等于閾值電壓的情況下，在第一 P型區16與第二 η型區17之間插入的區域、在上述插入區 與第一 P型層12之間插入的區域(漂移區)以及在第一 ρ型區16和第一 ρ型層12之間 插入的區域(溝道區)在η型層13中沒有損耗，其中，第一 η型區15和第二 η型區17通 過η型層13彼此電連接。從而，從第一 η型區15向第二 η型區17移動的電子造成電流流 動。另一方面，當負電壓施加到柵接觸電極21上時，會發生如上所述的溝道區和漂移 區中的損耗，這造成第一 η型區15和第二 η型區17彼此電中斷的狀態。因此，電子不能從第一 η型區15向第二 η型區17移動，這防止了電流流動。在根據本實施例的JFET 1中，被形成為與柵接觸電極21接觸的第一 ρ 型區16包 括基區16Α和突出區16Β，所述基區16Α被設置成與柵接觸電極21接觸，所述突出區16Β 在與柵接觸電極21相反的方向上從基區16Α延伸，其中基區16Α具有比突出區16Β寬度W2 更大的寬度Wl。從而，在與柵接觸電極21接觸的基區16A中，確保基區16A具有足以允許 金屬(例如，Ni)從柵接觸電極21擴散以落入第一 ρ型區16內的寬度，由此抑制JFET 1擊 穿電壓的降低。相反，在與柵接觸電極21分隔開以降低金屬從柵接觸電極21擴散延伸到 突出區16B的可能性的突出區16B中，可以采用減小突出區16B的寬度，來減小JFET 1的 結構尺寸。更具體地，參考圖1，在使用SiC作為材料形成的JFET 1的制造工藝中，在由SiC 制成的晶片10中形成與離子注入區相對應的第一 ρ型區16，然后，由諸如Ni的金屬制成的 柵接觸電極21被形成為與第一 ρ型區16接觸。在這種情況下，會發生形成柵接觸電極21 的金屬與形成晶片10的SiC之間的合金反應，這引起金屬擴散到晶片10中，以形成擴散區 21A。在這種情況下，當第一 ρ型區16具有的寬度為W2時，擴散區21A延伸到第一 ρ型區 16的外部，這造成應該由ρη結確保的擊穿電壓減小。另一方面，在根據本實施例的JFET 1 中，由于形成具有的寬度為W1的基區16Α，所以可以防止擴散區21Α延伸到第一 ρ型區16 的外部。因此，JFET 1可以用來抑制由金屬擴散導致的擊穿電壓降低。另外，由于與柵接 觸電極21充分分隔開的突出區16Β被構造成具有比W1更小的寬度W2，所以柵極長度可以 保持很短，以由此適合減小JFET 1的結構尺寸。此外，在如上所述的JFET 1中，沿著上表 面14Α的方向上突出區16Β的寬度W2對應于溝道長度。因而，基區16Α被構造成具有寬度 wl，這允許形成柵接觸電極21，并且突出部分16Β被構造成具有比寬度W1小的寬度W2，結果 可以減小溝道長度。因此，JFET 1可以構造成具有的導通電阻比過去的導通電阻更低，并 且允許高速切換。在如上所述的JFET 1中，優選的是，在晶片10厚度方向上基區16A的厚度(I1小 于或等于從上表面14A到在第二 ρ型層14與η型層13之間界面的距離。換句話說，優選 的是，基區16Α具有小于或等于第二 ρ型層14的厚度t的厚度Cl1。這允許位于與柵接觸電 極21的相反側上的尖端外圍附近，基區16A中電場集中的緩和。結果，可以更可靠地抑制 JFET 1中擊穿電壓的降低。此外，如圖1所示，第一 ρ型區16具有比第二 ρ型層14的厚度t更大的深度d2。 此外，優選的是，基區的寬度W1與突出區16B的寬度W2之間的差為0. 2 μ m或更大且l.Oym 以下，更優選為0. 2 μ m或更大且0. 6 μ m以下。例如，對于JFET 1中的特定尺寸，可以使用下面的值。例如，第二 P型層14可以 構造成具有大約0. 35 μ m的厚度t。基區16A可以被構造成具有大約0. 30 μ m的厚度屯， 并且第一 P型區16可以被構造成具有大約0. 70 μ m的深度d2。此外，基區和突出區16B可 以被構造成分別具有大約1. 6 μ m的寬度W1和大約1. 0 μ m的寬度w2。此外，第一 ρ型層12可以被構造成例如具有大約ΙΟμπι的厚度和具有大約 LOXlO16cnT3的雜質密度。此外，η型層13可以被構造成例如具有大約0.65 μ m的厚度 和具有大約2. OX IO17CnT3的雜質密度。此外，第二 ρ型層14可以被構造成例如具有大約 0. 35 μ m的厚度和具有大約2. OX IO17CnT3的雜質密度。
然后，將描述作為根據本實施例半導體器件的用于制造JFET 1的方法。參考圖2，在根據本實施例的制造JFET 1的方法中，首先進行襯底制備步驟，作為 步驟(SlO)。在該步驟(SlO)中，如圖3所示，制備由包含高濃度η型雜質的SiC制成的η 型襯底11。然后，進行外延生長步驟，作為步驟(S20)。具體地，參考圖3，例如，通過氣相外延 生長，在η型襯底11的一個主表面上順序形成每個都由SiC制成的第一 ρ型層12、η型層 13和第二 ρ型層14。在氣相外延生長時，例如， 可以使用硅烷(SiH4)和丙烷(C3H8)作為材 料氣體，以及可以使用氫氣(H2)氣體作為載氣。例如，可以使用三甲基鋁(TMA)作為用于 形成P型層的P型雜質源，以及可以使用氮氣(N2)作為用于形成η型層的η型雜質源。因 此，形成含有諸如Al的ρ型雜質的第一 ρ型層12和第二 ρ型層14、以及含有諸如N的η型 雜質的η型層13。參考圖2，然后進行溝槽形成步驟，作為步驟(S30)。在該步驟(S30)中，如圖4所 示，溝槽51被形成為從第二 ρ型層14的上表面14Α穿過第二 ρ型層14延伸到η型層13。 例如，可以通過在第二 P型層14的上表面14Α上形成在其中形成溝槽51的期望位置處具 有開口的掩模層，然后利用SF6氣體進行干法蝕刻，來形成溝槽51。參考圖2，然后進行阻擋層形成步驟，作為步驟(S40)。在該步驟(S40)中，參考圖 5，例如，通過濺射順序形成由Ti制成的Ti層81和由W制成的W層82，以便從第二 ρ型層 14的上表面14Α延伸到溝槽51的側壁和底壁。在這種情況下，如圖6所示，可以形成例如 由SiO2制成的SiO2層89作為Ti層81與晶片10之間的犧牲層。此外，在該步驟(S40)中， 代替W層82可以應用SiO2層。參考圖2，進行開口提供步驟，作為步驟(S50)。在該步驟(S50)中，參考圖7，對 于上述的Ti層81和W層82，分別與第一 ρ型區16和第二 ρ型區23的所期望位置相對應 地提供開口 84和83。例如，可以通過在W層82上形成具有與每個開口 83和84的期望形 狀相對應的開口的抗蝕劑層，然后利用SF6氣體進行干法蝕刻，來提供開口 83和84中的每 個。在這種情況下，由于Ti層81中的SF6氣體的蝕刻速率比W層82中的蝕刻速率低，所 以可以防止由這種蝕刻引起的對晶片的損傷。要注意，盡管圖7示出了開口 83和84延伸 穿過Ti層81的狀態，但即使Ti層81保留在開口 83和84中的每個的底部中也可以進行 如下描述的離子注入。此外，開口 84的寬度限定了突起區16Β的寬度W2 (參見圖1)，并且 可以設定為例如大約2 μ m。然后，參考圖2，進行第一離子注入步驟，作為步驟(S60)。在該步驟(S60)中，參 考圖8，利用具有在其中提供有開口 83和84的W層82作為掩模，將應該例如是ρ型雜質的 鋁(Al)離子注入到晶片10中。結果，形成分別形成第一 ρ型區16和第二 ρ型區23的第 一區16C和第一區23C。在這種情況下，由Al離子的注入深度限定第一 ρ型區16的深度 d2 (參見圖1)，并且將注入深度被設定為例如大約0. 5 μ m。參考圖2，然后進行阻擋層蝕刻步驟，作為步驟(S70)。在該步驟(S70)中，參考圖 9，通過利用SF6氣體而沒有應用例如抗蝕劑等進行干法蝕刻來擴大開口 83和84。在這種 情況下，開口 84的寬度限定基區16A的寬度Wl(參見圖1)。然后，這種干法蝕刻導致側蝕 刻發生，使得從平面圖觀察時開口 84的外圍邊緣在周邊增加了 0. Ιμπι或更大且0. 5μπι或 更小，例如為0. 3μπι。
然后，參考圖2，進行第二離子注入步驟，作為步驟(S80)。在該步驟(S80)中，參考圖9，利用具有在步驟(S70)中擴大的開口 83和84的W層82作為掩模，將應該例如是ρ 型雜質的Al離子注入到晶片10中。結果，形成了分別形成第一 ρ型區16和第二 ρ型區23 的第二區16D和第二區23D。在這種情況下，由Al離子的注入深度來限定基區16A的厚度 Cl1 (參見圖1)，并且將注入深度設定為0. 3 μ m或更大且0. 4 μ m或更小，例如大約0. 3 μ m。然后，參考圖2，進行η型離子注入區形成步驟，作為步驟(S90)。在該步驟(S90) 中，在首先去除W層82和Ti層81之后，如同步驟(S40)至(S60) —樣再次順序堆疊Ti層 81和W層82。然后，如圖10所示，形成與第一 η型區15和第二 η型區17分別相對應的開 口 85和86。然后，例如，應該是η型雜質的諸如磷(P)的離子被注入，以形成第一 η型區 15和第二 η型區17。然后，參考圖2，進行活化退火步驟，作為步驟(S100)。在該步驟(S100)中，參考 圖11，首先去除了 Ti層81和W層82。然后，例如，在諸如氬氣的惰性氣氛中將晶片10加 熱到大約1700°C，并保持活化退火大約30分鐘。因此，活化在步驟(S60)、(S80)和(S90) 中引入的諸如P和Al的雜質，使得這些雜質可以用作為η型雜質或ρ型雜質。因此，形成 每個用作η型雜質區的第一 η型區15和第二 η型區17，并且形成了每個用作ρ型雜質區的 第一 ρ型區16和第二 ρ型區23，其分別包括基區16Α和23Α以及突起區16Β和23Β。然后，參考圖2，進行氧化物膜形成步驟，作為步驟(SllO)。具體地，在步驟(SllO) 中，參考圖12，進行熱氧化工藝，其中例如在氧氣氛中將晶片10加熱到大約1300°C并保持 大約30分鐘，這導致形成氧化物膜18 (場氧化物膜)作為絕緣膜，覆蓋第二 ρ型層14的上 表面14A和溝槽51的底壁51A和側壁51B。例如，氧化物膜18具有大約0. 1 μ m的厚度。然后，參考圖2，進行歐姆電極形成步驟，作為步驟(S120)。在該步驟(S120)中， 參考圖13，在首先將抗蝕劑涂覆到氧化物膜18上之后，進行曝光和顯影，以形成具有開口 的抗蝕劑膜，所述開口對應于其中要形成源接觸電極19、柵接觸電極21、漏接觸電極22和 電位保持接觸電極24的每個區域(見圖1)。然后使用抗蝕劑膜作為掩模，例如，通過RIE 部分地去除氧化物膜18。然后，例如，通過濺射形成具有例如大約500A厚度的附。此外， 當去除抗蝕劑膜時，去除(剝離)抗蝕劑膜上的Ni膜，以由此形成每個都由Ni制成的源接 觸電極19、柵接觸電極21、漏接觸電極22和電位保持接觸電極24，以便分別位于第一 η型 區15、第一 ρ型區16、第二 η型區17和第二 ρ型區23上并且與第一 η型區15、第一 ρ型區 16、第二 η型區17和第二 ρ型區23接觸。在這種情況下，柵接觸電極21可以被構造成具 有2ym以下的電極寬度。此外，進行合金化工藝，其中在諸如Ar的惰性氣體氣氛中將晶片 10加熱到例如大約1000°C。因此，每個都由Ni制成的源接觸電極19、柵接觸電極21、漏接 觸電極22和電位保持接觸電極24被轉化為硅化物。然后，參考圖2，進行布線形成步驟，作為步驟(S130)。在該步驟(S130)中，參考圖 1，源極布線25、柵極布線26和漏極布線27被形成為分別與源接觸電極19、柵接觸電極21 和漏接觸電極22中的每個的上表面接觸。例如，可以通過在其中形成源極布線25、柵極布 線26和漏極布線27的期望區域中的每個中形成具有開口的抗蝕劑層，然后，氣相沉積Al， 以與抗蝕劑層一起去除(剝離)抗蝕劑層上的Al，來形成源極布線25、柵極布線26和漏極 布線27。然后，參考圖2，進行鈍化膜形成步驟，作為步驟(S140)。在該步驟(140)中，參考圖1，例如，由例如SiO2制成的鈍化膜44被形成為覆蓋源電極41、柵電極42、漏電極43和 氧化物膜18中的每個的上表面。該鈍化膜44例如可以通過CVD(化學氣相沉積)方法來 形 成。進行上述步驟以完成本實施例中的JFET 1。由此，根據用于制造本實施例中的半 導體器件的方法，可以容易地制造本實施例中的JFET1。雖然在上述實施例中描述了 JFET 1作為本發明的半導體器件的例子，但是本發 明的半導體器件及其制造方法并不限于此，還可以應用到其他半導體器件以及制造半導體 器件的其他方法，所述其他半導體器件例如是具有高濃度離子注入層和該高濃度離子注入 層上的歐姆電極的MOSFET和pn結二極管。應該理解，這里公開的實施例是示范性的，且在每個方面都沒有限制性。本發明的 范圍由權利要求條款限定，而不是由上面的描述來限定，并意圖包括在本范圍內的任何修 改和等效于權利要求條款的含義。工業適用性根據本發明的半導體器件及其制造方法可以尤其有利地應用到包括由碳化硅制 成的具有至少一個主表面的晶片的半導體器件以及該半導體器件的制造方法。附圖標記描述IJFET，10晶片，Iln型襯底，12第一 ρ型層，13η型層，14第二 ρ型層，14Α上表面， 15第一 η型區，16第一 ρ型區，16Α基區，16Β突出區，16C第一區，16D第二區，17第二 η型 區，18氧化物膜，19源接觸電極，21柵接觸電極，21Α擴散區，22漏接觸電極，23第二 ρ型 區，23Α基區，23Β突出區，23C第一區，23D第二區，24電位保持接觸電極，25源極布線，26柵 極布線，27漏極布線，41源電極，42柵電極，43漏電極，44鈍化膜，51溝槽，5IA底壁，5IB側 壁，81 Ti 層，82 W 層，83、84、85 和 86 開口，89 SiO2 層。
權利要求
一種半導體器件(1)，包括由碳化硅制成的具有至少一個主表面(14A)的晶片(10)；以及電極(21)，所述電極(21)形成在所述一個主表面(14A)上，所述晶片(10)包括離子注入區(16)，所述離子注入區(16)被形成為包括所述一個主表面(14A)，所述離子注入區(16)包括基區(16A)，所述基區(16A)被設置為包括所述至少一個主表面(14A)，以及突出區(16B)，所述突出區(16B)被連接至所述基區(16A)并且在與所述電極(21)相反的方向上延伸，所述基區(16A)在沿著所述一個主表面(14A)的方向上的寬度比所述突出區(16B)的寬度大，以及所述電極(21)被設置成與所述離子注入區(16)接觸，使得從平面圖觀察時所述電極(21)全部位于所述離子注入區(16)上。
2.根據權利要求1所述的半導體器件(1)，其中， 所述半導體器件(1)是結型場效應晶體管，以及 所述電極(21)是柵電極。
3.根據權利要求2所述的半導體器件(1)，其中， 所述晶片(10)包括第一導電型的第一層(12)，第二導電型層(13)，所述第二導電型層(13)的導電類型不同于所述第一導電型的第 一層(12)，并且被設置在所述第一導電型的第一層(12)上并且與所述第一導電型的第一 層(12)接觸，以及第一導電型的第二層(14)，所述第一導電型的第二層(14)的導電類型與所述第一導 電型的第一層(12)相同，并且被設置在所述第二導電型層(13)上并且與所述第二導電型 層(13)接觸。
4.根據權利要求3所述的半導體器件(1)，其中，所述基區(16A)的在所述晶片(10) 的厚度方向上的厚度小于或等于從所述一個主表面(14A)到在所述第一導電型的第二層 (14)與所述第二導電型層(13)之間的界面的距離。
5.根據權利要求1所述的半導體器件(1)，其中，所述基區(16A)在沿著所述一個主表 面(14A)的方向上的寬度比所述突出區(16B)大0.2iim或更大且l.Oiim或更小。
6.根據權利要求1所述的半導體器件(1)，其中，所述基區(16A)具有0.3ym或更大 的厚度。
7.一種用于制造半導體器件(1)的方法，包括以下步驟 制備由碳化硅制成的具有至少一個主表面(14A)的晶片(10)；在所述一個主表面(14A)上形成阻擋層，用于阻擋離子注入到所述晶片(10)中； 在所述阻擋層中提供開口；利用具有在其中提供有所述開口的所述阻擋層作為掩模，注入第一導電型的離子，以 在所述晶片(10)中形成具有所述第一導電型的離子注入于其中的第一區； 擴大所述開口；利用具有所述擴大開口的所述阻擋層作為掩模，以比在所述晶片(10)中形成所述 第一區的所述步驟中的注入深度更淺的深度，注入所述第一導電型的離子，以在所述晶片 (10)中形成具有所述第一導電型的離子注入于其中的第二區；以及在所述晶片(10)上形成金屬膜，使得從平面圖觀察時所述金屬膜全部位于所述第二 區上。
8.根據權利要求7所述的制造半導體器件(1)的方法，其中，形成所述阻擋層的所述步 驟包括形成下述阻擋層的步驟包括鈦層和在所述鈦層上設置的鎢層的所述阻擋層、包括 鈦層和在所述鈦層上設置的二氧化硅層的所述阻擋層、或者包括二氧化硅層、在所述二氧 化硅層上設置的鈦層以及在所述鈦層上設置的鎢層的所述阻擋層。
9.根據權利要求7所述的制造半導體器件(1)的方法，其中，擴大所述開口的所述步驟 包括擴大所述開口使得從平面圖觀察時所述開口的外圍邊緣在周邊增加0. 1 y m或更大且 0. 5iim或更小的步驟。
10.根據權利要求7所述的制造半導體器件(1)的方法，其中，在所述晶片(10)中形成 所述第二區的所述步驟包括形成具有0. 3 y m或更大厚度的所述第二區的步驟。
11.根據權利要求7所述的制造半導體器件(1)的方法，其中所述半導體器件(1)是結型場效應晶體管，以及所述金屬膜是柵電極。
全文摘要
JFET(1)是一種通過使用SiC作為材料允許特性本來可獲得的更可靠實現的半導體器件，并且包括由碳化硅制成的具有至少上表面(14A)的晶片(10)，以及在上表面(14A)上形成的柵極接觸電極(21)。晶片(10)包括被形成為包括上表面(14A)的用作離子注入區的第一p型區(16)。第一p型區(16)包括設置為包括上表面(14A)的基區(16A)和突出區(16B)。基區(16A)具有在沿著上表面(14A)的方向上比突出區(16B)的寬度(w2)大的寬度(w1)。柵極接觸電極(21)被設置成與第一p型區(16)接觸，使得從平面圖觀察時柵極接觸電極(21)全部位于第一p型區(16)上。
文檔編號H01L29/808GK101960575SQ20098010720
公開日2011年1月26日 申請日期2009年12月11日 優先權日2008年12月16日
發明者原田真, 并川靖生, 玉祖秀人, 藤川一洋 申請人:住友電氣工業株式會社