專利名稱：閃存器及其制造方法
技術領域：
本申請涉及一種閃存器及其制造方法。
背景技術：
—般來說，即使電源斷開，非易失性存儲器也能保留數據。因此，非易失性存儲器 主要用于PC的基本輸入輸出系統(bios)、機頂盒、打印機和網絡服務器的數據存儲。近來， 非易失性存儲器還用于數字攝像機和移動電話中。 在所述多種非易失性存儲器中，電可擦可編程只讀存儲器(EEPR0M)型閃存器 (flash memory device)可一次性擦除存儲器單元中的數據，或者根據扇區單元擦除數據。 在編程時，閃存器從漏極產生溝道熱電子并將該電子釋放到浮置柵極中，因而增加了單元 晶體管的閾值電壓。 在擦除時，閃存器在源極/襯底與浮置柵極之間產生高壓，以從浮置柵極發射電 子，使得能夠降低單元晶體管(cell transistor)的閾值電壓。 近來，隨著高集成度的快速執行，需要減小單元尺寸。目前EEPR0M通道氧化物單 元(ET0X)具有最小的單元尺寸并且具有其中堆疊兩個多晶硅圖案的陣列結構。所述兩個 多晶硅圖案的下多晶硅圖案可以作為浮置柵極，并且上多晶硅圖案可以作為選擇柵極。
在該結構中，可能會發生過度擦除。 為了解決過度擦除，使用具有分柵結構(split gate structure)的單元。
盡管通過使用分柵結構已經解決了過度擦除的問題，但是由于浮置柵極和控制柵 極之間的對準誤差(misalignment)，使得作為選擇柵極的晶體管的柵極長度會隨著對準誤 差程度而發生改變，從而會影響擦除狀態。因此，會在電流分配(current distribution) 時產生誤差。換句話說，單元之間無法呈現一致的特性(uniform characteristics)。
如果使用公共源極結構減小單元尺寸，那么排列在源極線的每個側邊的偶/奇字 線的電流會發生改變。 如上所述，當形成柵極時，擦除電流和耦合率(coupling ratio)會隨著光照工藝 和重疊(overlay)的變化而變化，使得在單元之間無法確保一致的擦除特性，并且閃存器 的可靠性會下降。
發明內容
本發明實施例提供一種閃存器及其制造方法，通過在使用分柵結構的EEPROM 通道氧化物單元(ET0X)型閃存器中形成自對準分柵結構(self-aligned split gate structure)，能夠在單元之間提供一致的擦除特性。 本發明實施例提供一種閃存器及其制造方法，通過形成高浮置柵極、并且在該浮 置柵極的側壁上形成選擇柵極，能夠增加耦合率。 本發明實施例提供一種閃存器及其制造方法，通過自對準浮置柵極側壁上的選擇 柵極，能夠提供恒定的單元電流。
根據實施例，閃存器包括浮置柵極，形成于半導體襯底上；選擇柵極，自對準地
位于浮置柵極的一個側壁上；以及0N0圖案，插入在浮置柵極和選擇柵極之間。 根據實施例，一種制造閃存器的方法，包括步驟在半導體襯底上形成浮置柵極，
并在浮置柵極上形成硬掩模；在浮置柵極和硬掩模的側壁上形成0N0圖案；在浮置柵極和
硬掩模的側壁上的0N0圖案上形成多晶硅圖案；以及通過去除多晶硅圖案的一部分形成選
擇柵極。 根據實施例，一種閃存器包括多條字線，其包括在一個方向上排列的多個選擇柵 極；多個浮置柵極，其沿著所述多條字線的每一條的一側以預定距離彼此間隔開；源極區， 其形成在所述多個浮置柵極的每一個的一側；以及漏極區，其沿著所述多條字線的每一條 的一側與源極區相對地被形成。 根據實施例，一種制造閃存器的方法，包括步驟形成彼此間隔預定距離的多個浮 置柵極；在所述多個浮置柵極的每一個的側邊(lateral side)上形成ONO圖案；形成字 線，其包括沿著浮置柵極的側壁的在一個方向上排列的選擇柵極，同時所述選擇柵極彼此 連接；以及在每個浮置柵極的一側形成源極區，并且在與源極區相對的字線的一側形成漏 極區。
圖1A-圖9示出了根據實施例的制造閃存器的方法的平面圖和剖視圖；以及
圖10-圖12示出了根據實施例的閃存器的操作過程(procedure)的剖視圖。
具體實施例方式
在下文中，將參考附圖詳細描述閃存器及其制造方法的實施例。 在對實施例的描述中，當提到層(或膜)位于另一層或襯底"上"時，可以理解為
該層(或膜)直接位于另一層或襯底上，或者其中也可以出現中間層。進一步而言，當提及
某一層位于另一層"下"時，可以理解為該層可以直接位于另一層下，或者其間也可以插入
一層或多層中間層。此外，當提及某一層位于某兩層"之間"時，也可以理解為只有該層位
于這兩層之間，或者其間也可有一層或多層中間層。 為了方便或清楚的描述本發明，附圖中示出的每層的厚度和尺寸可以被簡化或夸 張。元件的實際尺寸會與圖中示出的元件尺寸不同。 對已有功能和配置的詳細描述會能造成本發明公開的主要內容不清楚。因此，在 下文中，將只描述與公開內容的技術范圍直接相關的組件。 除去存儲器公共源極(MCS)結構之外，這些實施例也適用于自對準源極(SAS)結 構。 圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A及圖8A是根據實施例的閃存器制造 工藝的平面圖。圖1B、圖2B、圖3B、圖4B、圖5B、圖6B、圖7B及圖8B是針對圖(1_8)A中沿 著I-I'線的剖面圖。圖1C、圖2C、圖3C、圖4C、圖5C、圖6C、圖7C及圖8C是針對圖(1-8) A中沿著II-II'線的剖面圖。圖9是顯示根據實施例的閃存器的剖面圖。
參見圖1A至圖1C，隔離層11形成在半導體襯底中以限定有源區。通過蝕刻工藝 在半導體襯底10中形成具有預定深度的溝槽之后，通過在該溝槽中填充絕緣層形成隔離層11。 通道氧化物層21a產生于自具有隔離層11的半導體襯底10，并且根據耦合率沉積 一定厚度的第一多晶硅層22a。 根據實施例，第一多晶硅層22a形成為浮置柵極，并且選擇柵極形成在該浮置柵 極的側壁處。因此，浮置柵極的厚度能夠對耦合率施加直接影響。 第一多晶硅層22a可包括摻雜的多晶硅。此外，在未摻雜的多晶硅被沉積之后，通 過隨后形成源極/漏極的離子注入工藝，對該未摻雜的多晶硅進行摻雜，以形成第一多晶 硅層22a。 硬掩模層23a形成在第一多晶硅層22a上。 通過化學氣相沉積(CVD)設計，沉積氧化物層、氧氮化物層及氮化物層中的至少 一層以形成硬掩模層23a。 參見圖2A至圖2C，通過圖案化硬掩模層23a形成硬掩模23，并且使用該硬掩模23
作為蝕刻掩模通過圖案化第一多晶硅層22a形成浮置柵極22。 多個浮置柵極22在每個有源區域中彼此隔離(參見圖2A)。 優選地，在通過蝕刻第一多晶硅層22a形成浮置柵極22之后，不去除硬掩模23。 圖2A中的虛線表示在后續工藝中形成選擇柵極的位置，其在圖2A中標出以便于
對裝置結構和操作的理解。 參見圖3A至3C，0N0層25a形成在具有浮置柵極22的半導體襯底10的整個表面 上。 通過CVD設計順序地沉積氧化物層、氮化物層和氧化物層以形成0N0層25a。氧化
物層、氮化物層和氧化物層中的每一層的厚度可以是so A -ioo A 。 由于偏壓已被施加到選擇柵極，因而當耦合偏壓被施加到浮置柵極22時，所述 0N0層25a使得浮置柵極22在無F-N隧穿(F_N tunneling)時仍能夠足以承受擊穿電壓。
0N0層25a形成在與選擇柵極相對的浮置柵極22的側邊以保護浮置柵極22，以便 在保持力(retention)方面可以獲得有益效果。 在可替換的實施例中，替代0N0層25a，使用氧化物層和氮化物層中的至少一種作 為絕緣層。 參見圖4A至圖4C，對形成在半導體襯底10和浮置柵極22表面上的0N0層25a執 行回蝕刻工藝(etch-back process)，由此在浮置柵極22的側壁處形成0N0圖案25。
0N0圖案25形成為沿著浮置柵極22的側邊的間隔件。從浮置柵極22 (通過從硬 掩模23的上表面去除)和半導體襯底10的上表面去除0N0層25a。 由于硬掩模23保留在浮置柵極22的上表面，因此硬掩模23在蝕刻工藝中保護浮 置柵極22以在浮置柵極22的側壁上形成0N0圖案25。 參見圖5A至圖5C，為了形成邏輯區的裝置和單元區的選擇柵極，第二多晶硅層
30a形成在具有浮置柵極22和0N0圖案25的半導體襯底10的整個表面上。 在第二多晶硅層30a形成之前，可以形成用于邏輯晶體管和選擇晶體管的柵極氧
化物層。 在形成柵極氧化物層的步驟中，可以形成具有CVD氧化物層(例如高溫氧化物 (HTO))的能夠增強選擇柵極和ONO圖案的結構。
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例如，使用HTO氧化物層和熱氧化物層，可以形成閃存單元的內多晶氧化物層和
選擇柵極的氧化物層。使用具有雙重厚度的熱氧化物層可以形成邏輯區的柵極。 在調整浮置柵極22之間間隔的同時，將第二多晶硅層30a按照字線方向間隙填
充。在位線方向，第二多晶硅層30a間隙填充于源極區，但卻不填充在漏極區中。 換句話說，在位線方向，浮置柵極22狹窄地排列在漏極區的兩側，并且寬闊地排
列在源極區的兩側。因此，第二多晶硅層30a間隙填充了狹窄排列的浮置柵極，但卻不填充
在寬闊排列的浮置柵極之間的區域。 例如，當第二多晶硅層30a的厚度被沉積至2000 A時，字線方向的浮置柵極22之 間的間隔和位線方向的源極區兩側處排列的浮置柵極22之間的間隔優選地相當于多晶硅 層30a厚度的兩倍或更小(4000A或更小)。此外，在位線方向的漏極區兩側處排列的浮置 柵極22優選地具有這樣一種間隔，該間隔足夠覆蓋兩倍或更大(4000A或更大)的多晶硅 層30a厚度和用于漏極接觸的空間。 參見圖6A至圖6C，對第二多晶硅層30a進行回蝕刻工藝以形成選擇柵極。
通過回蝕刻工藝，使漏極區的浮置柵極22和半導體襯底10的硬掩模23的上表面 被暴露。這樣，可以將通道氧化物層從漏極區去除，但是在特定實施例中也可以保留通道氧 化物層。 形成在浮置柵極22上的硬掩模23保護浮置柵極22免受對第二多晶硅層30a執 行的、用以形成選擇柵極的回蝕刻工藝。 第二多晶硅層30a間隙填充在字線方向的浮置柵極22之間和在位線方向的源極 區兩側排列的浮置柵極22之間。這樣，即使執行回蝕刻工藝，第二多晶硅層30a也不會完 全從襯底去除(如示出的保留圖案30b)。 此外，由于第二多晶硅層30a沒有完全間隙填充在漏極區中，因此能夠將第二多 晶硅層30a從漏極區完全去除。 因此，通過回蝕刻工藝在漏極區的兩側形成的多晶硅間隔件能夠被用作選擇柵極
30。因此，即使浮置柵極22充滿正電荷，在選擇柵極30中也可以調整電流。 由于通過用于第二多晶硅層30a的回蝕刻工藝形成選擇柵極30，因此選擇柵極30
在整個單元之上具有一致長度。因此，能夠解決由重疊和光照工藝中的CD變化引起的不規
則單元特性。 參見圖7A至圖7C，光致抗蝕劑圖案91形成在襯底上以覆蓋字線區域，并且使用光 致抗蝕劑圖案91作為蝕刻掩模，去除位線方向的源極區兩側的第二多晶硅保留圖案30b。 因此，選擇柵極30能夠作為分離柵極。 光致抗蝕劑圖案91是輔助圖案以去除第二多晶硅保留圖案30b。實質上，使用硬
掩模23作為蝕刻鈍化層通過自對準能夠去除第二多晶硅保留圖案30b。 通過去除第二多晶硅保留圖案30b，在字線方向的漏極區的兩側處形成選擇柵極
30。因此，選擇柵極30形成在按照字線方向排列的多個浮置柵極22的每一個的側壁上。 光致抗蝕劑圖案91未在圖7A的平面圖中示出。 之后，盡管未示出，輕摻雜漏極(LDD)通過n-注入工藝被形成。 參見圖8A至圖8C，絕緣層形成在半導體襯底10的整個表面上，并且柵極間隔件
40通過絕緣層的回蝕刻工藝形成在選擇柵極30和浮置柵極22的側壁上。
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柵極間隔件40可以形成在排列于源極區兩側處的浮置柵極22側壁上的0N0圖案 25上。柵極間隔件40還可以形成在排列于漏極區兩側的浮置柵極22側壁上的選擇柵極 30的側壁上。 參見圖9，源極區16和漏極區15可以通過n+注入工藝被形成在源極區和漏極區 的有源區中。 源極區16可以形成在相鄰的浮置柵極22之間的有源區中，并且漏極區15可以形
成在相鄰的選擇柵極30之間的有源區中。 圖9示出了按照上述方法制造的閃存器。 根據實施例，浮置柵極22和選擇柵極30水平排列在半導體襯底10上，并且0N0 圖案25插入在浮置柵極22和選擇柵極30之間。硬掩模23形成在浮置柵極22上。源極 區16在浮置柵極30 —側形成在半導體襯底10上，并且漏極區15形成在選擇柵極30與源 極區16相對的一側的半導體襯底10上。通道氧化物層21a形成在浮置柵極22和半導體 襯底10之間。前金屬電介質(PMD)層50形成在具有浮置柵極22和選擇柵極30的半導體 襯底10的整個表面上。形成用于接觸的接觸孔，并且諸如鎢等的金屬間隙填充在接觸孔中 以形成接觸電極60。在PMD層50上沉積金屬層之后，圖案化該金屬層以形成連接到接觸電 極60的金屬線70。金屬線70可以被用作位線。 選擇柵極30通過自對準形成在浮置柵極22和硬掩模23的側壁上。選擇柵極30 的高度可以根據浮置柵極22和硬掩模23的結合高度確定。隨著浮置柵極22和硬掩模23 的高度增加，耦合率便會增加。 由于通過自對準方法形成的選擇柵極30存在于浮置柵極22的側壁上而不存在于 浮置柵極22的上表面上，因此能夠阻止過度擦除。由于選擇柵極30在整個單元之上具有 一致的長度，擦除電流也是一致的，因此能夠確保較高的可靠性。
圖10-圖12是顯示根據實施例的閃存器的操作的剖視圖。 根據實施例的閃存器能夠被多樣的編程和擦除。在下文中，將描述編程、擦除和讀 取的操作。 以下參見圖10描述根據實施例的裝置的編程操作。 在編程操作中，將5V電壓施加到選擇柵極30(即字線)，將6V電壓施加到源極區 16，將0. 5V電壓施加到漏極區15，以及整體(bulk，襯底本體)接地。 在這種情況中，形成從漏極區15到源極區16的溝道，使得熱載流子通過通道氧化 物層21a注入到浮置柵極22中，由此實現編程。這稱為熱載流子注入(HCI)設計。
以下參見圖11描述所述裝置的擦除操作。 在擦除操作中，將-5V電壓施加到選擇柵極30 (即字線)，并且將6V電壓施加到源 極區16。將整體(襯底本體)接地。在這種情況中，使漏極15浮置。 因此，通過源極區16和浮置柵極22之間的帶-帶通道(帶間隧道效應(BTBT，band
to band tunneling))執行擦除操作。 以下參見圖12描述對所述裝置的讀取操作。 將3V電壓施加到選擇柵極30 (即字線)，并且將0V電壓施加到源極區16。將整 體(襯底本體)接地。 讀取設計一般對于本領域普通技術人員而言是公知的。 于浮 柵極22設置在源極區的側邊處，根據浮置柵極22中存在的電子，便于使溝道連接或斷開。因此，如圖10
所示，由于0. 5V電壓已被編程，所以可以通過如圖12所示的漏極區15讀取該0. 5V電壓。 根據實施例，為采用分柵結構的EEPR0M通道氧化物單元閃存器形成自對準分柵
結構，使得單元電流是恒定的，并且單元之間的擦除特性是一致的。因此，能夠提高可靠性。 根據實施例，增加了浮置柵極22的高度，并且選擇柵極30形成在浮置柵極22的
側壁處，從而增加了耦合率。因此，能夠提高裝置的效率。 本發明的實施例除適用于MCS結構之外，還適用于SAS結構。 根據實施例，0N0層覆蓋浮置柵極的側邊，使得能夠確保較高的保持特性和較高的
可靠性。 根據實施例，由于分柵不是通過光照工藝形成的，因此選擇晶體管的長度并沒有 因為光照工藝的對準誤差影響而形成不規則的。相反地，由自對準確定了選擇晶體管的長 度。因此，擦除電壓(擦除閾值電壓Vt)和單元電流是恒定的，并且能夠在制造工藝中確保 較高的可靠性。 根據實施例，硬掩模形成在浮置柵極上以便對選擇柵極執行蝕刻工藝，從而阻止 浮置柵極和選擇柵極之間的0N0層的上部被破壞。當在后續工藝中形成選擇柵極時，硬掩 模被用作蝕刻掩模。因此，相同的硬掩模可用于多個步驟中，使得制造工藝簡化。
根據實施例的閃存器具有如下結構其中通過選擇柵極代替使用由于耦合率而對 Vt施加影響的F-N方案來限制電流。由于根據實施例的閃存器通過HCI設計編程，并且通 過BTBT設計擦除，因此閃存器很少受到由耦合率導致的Vt影響。因此，由于在制造工藝中 閃存器具有最小的變化，因此制造工藝能夠被較容易地執行，并且能夠獲得閃存器的較好 特性。 根據實施例，由于選擇柵極通過分柵設計形成在浮置柵極的側壁上，因此能夠解 決ETOX單元中發生的過度擦除。因此，能夠降低芯片的總造價(over-head cost)。
此外，根據實施例，由于浮置柵極臨近源極區，因此在編程之后溝道能夠容易地斷 開，并且在擦除之后能夠容易地連接。 根據實施例，硬掩模用于浮置柵極上。通過使用硬掩模的自對準對浮置柵極、0N0 層和選擇柵極執行蝕刻工藝，并且對多晶硅保留圖案執行去除工藝。因此，能夠最小化光照 工藝中引起的CD變化和對準誤差的風險。 盡管已參考示例性實施例描述了實施例，應當理解本領域普通技術人員能夠做 出多種其它修改和實施例，而不超出本公開原則的精神和范圍。
權利要求
一種閃存器，包括浮置柵極，其位于半導體襯底上；選擇柵極，其自對準地位于所述浮置柵極的一側壁上；以及ONO圖案，其插入所述浮置柵極和所述選擇柵極之間。
2. 根據權利要求1所述的閃存器，還包括通道氧化物層，其插入所述浮置柵極和所述 選擇柵極的下表面與所述半導體襯底之間。
3. 根據權利要求1所述的閃存器，還包括硬掩模，其位于所述浮置柵極的上表面上。
4. 根據權利要求1所述的閃存器，還包括柵極間隔件，其形成在與所述浮置柵極的所 述一側壁相對的側壁上并且形成在所述選擇柵極的一側壁上。
5. 根據權利要求1所述的閃存器，還包括源極區，其位于與所述浮置柵極的所述一側壁相對的所述浮置柵極的一側附近的所述 半導體襯底中；以及漏極區，其位于與所述浮置柵極相對的一側的所述選擇柵極附近的所述半導體襯底中。
6. —種閃存器的制造方法，該方法包括在半導體襯底上形成浮置柵極，并在所述浮置柵極上形成硬掩模； 在所述浮置柵極和所述硬掩模的側壁上形成0N0圖案；在所述浮置柵極和所述硬掩模的側壁上的所述0N0圖案上形成多晶硅圖案；以及 通過去除所述多晶硅圖案的一部分形成選擇柵極。
7. 根據權利要求6所述的方法，還包括 在所述半導體襯底上形成絕緣層；通過對所述絕緣層執行回蝕刻工藝，在所述選擇柵極的一側和所述浮置柵極的一側形 成柵極間隔件；以及在形成所述選擇柵極之后，通過向所述半導體襯底中注入雜質，在所述浮置柵極的附 近形成源極區并且在所述選擇柵極的附近形成漏極區。
8. —種閃存器，包括多條字線，其包括在一個方向上對準的選擇柵極；多個浮置柵極，其沿著所述字線的每一條的一側以預定距離彼此間隔開； 源極區，其形成在沿著每條字線布置的所述多條浮置柵極的一側；以及 漏極區，其在與布置所述浮置柵極時所沿著的所述一側相對的一側，沿著每個字線被 和源極相對地形成。
9. 根據權利要求8所述的閃存器，其中所述多條字線排列在所述源極區的兩側處和所 述漏極區的兩側處，其中位于所述源極區兩側處的所述多條字線彼此的間隔小于位于所述 漏極區兩側處的所述多條字線彼此的間隔。
10. —種閃存器的制造方法，該方法包括 形成彼此間隔預定距離的浮置柵極； 形成圍繞所述浮置柵極的側邊的0N0圖案；形成字線，其包括沿著所述浮置柵極的每一個的側壁的在一個方向上排列的選擇柵 極，同時所述浮置柵極彼此連接；以及在每個浮置柵極的一側形成源極區，并且在與所述源極區相對的字線的一側形成漏極區。
全文摘要
本發明公開一種閃存器及其制造方法。該閃存器包括浮置柵極，其形成于半導體襯底上；選擇柵極，其自對準地位于浮置柵極的一個側壁上；以及ONO圖案，其插入浮置柵極和選擇柵極之間。為使用分柵結構的EEPROM通道氧化物單元的閃存器形成自對準分柵結構，使得單元電流是恒定的并且單元之間的擦除特性是一致的，由此提高可靠性。
文檔編號H01L29/788GK101794785SQ200910266069
公開日2010年8月4日 申請日期2009年12月31日 優先權日2008年12月31日
發明者樸圣根 申請人:東部高科股份有限公司