半導體裝置的制作方法

文檔序號：7183559閱讀：94來源：國知局

專利名稱：半導體裝置的制作方法
技術領域：
本發明涉及使用了 SiC的半導體裝置。
背景技術：
近年來，作為實現高耐壓、低通態電阻的下一代的功率設備材料，談論使用 SiC(Silicon Carbide :碳化硅)。此外，作為用于功率設備的微細化及降低通態電阻的構造，已知有溝槽柵極構造。例如，在功率MOSFET中，采用溝槽柵極構造成為主流。圖15是現有的具有溝槽柵極型VDMOSFET的SiC半導體裝置的示意剖視圖。
半導體裝置201具備形成半導體裝置201的基體的N+型的SiC基板202。在 SiC基板202的Si面(硅面)之上層疊有由摻雜有比SiC基板202低濃度的N型雜質的 SiC(Silicon Carbide :碳化硅)構成的、N^型的外延層203。外延層203的基層部成為原樣維持外延成長后的狀態的、N—型的漏極區域204。此外，在外延層203的漏極區域204之上，與漏極區域204相接地形成有P型的基體區域205。在外延層203上，從其表面217 (Si面)向下挖掘形成有柵極溝槽206。柵極溝槽
206在層厚方向上貫通基體區域205，其最深部(底面216)到達漏極區域204。在柵極溝槽206內，以覆蓋柵極溝槽206的內面整個區域的方式形成有由Si02構
成的柵極絕緣膜207。而且，通過將柵極絕緣膜207的內側由高濃度地摻雜有N型雜質的多晶硅材料完全填埋，柵極溝槽206內埋設柵電極208。在外延層203的表層部，在相對于柵極溝槽206與柵極寬度正交的方向(圖15的左右方向)的兩側，形成有N+型的源極區域209。源極區域209沿柵極溝槽206在沿柵極寬度的方向上延伸，其底部與基體區域205相接。此外，在外延層203形成有從其表面217貫通與柵極寬度正交的方向上的源極區
域209的中央部、且與基體區域205連接的P+型的基體接觸區域210。在外延層203之上層疊有由Si(^構成的層間絕緣膜211。在層間絕緣膜211之上
形成有源極配線212。源極配線212具有經由形成于層間絕緣膜211的接觸孔213而與
源極區域209及基體接觸區域210接觸的硅化鎳層218和形成在硅化鎳層218之上的鋁層
219。 SiC基板202的背面(碳面C面)形成有漏極配線215。漏極配線215具有與 SiC基板202接觸的硅化鎳220和形成在硅化鎳220之上的鋁層221。
在形成源極配線212時，首先，利用濺射法，在外延層203中摻雜有雜質的區域 (雜質區域)的表面(源極區域209及基體接觸區域210的表面)堆積Ni。接下來，為了將Ni與雜質區域歐姆(* 一 S '7々)接合，通過高溫(例如，IOO(TC左右)熱處理，使SiC 中的Si與Ni反應，而將Ni硅化。由此，形成硅化鎳層218。然后，利用濺射法，在硅化鎳層 218上堆積A1。由此，形成鋁層219，從而形成源極配線212。而且，漏極配線215也以與源
3極配線212同樣的方法來形成。硅化鎳層218的形成時，在硅化鎳層218的表面及與硅化鎳層218的雜質區域的界面附近，SiC中的殘留碳(C)析出，形成含有較多C的碳層。而且，由于碳層缺乏與金屬或SiC的密接性，因此在鋁層219與硅化鎳層218之間、硅化鎳層218與雜質區域之間產生層剝離。此種不良狀況，對于漏極配線215也是同樣。

發明內容
本發明的目的在于確保接觸配線相對于SiC中的雜質區域的歐姆接合，并且能夠提高接觸配線的連接可靠性的半導體裝置。本發明的上述的或其他的目的、特征及效果參照附圖由下面記載的實施方式的說明來明確。本發明的一實施方式所涉及的半導體裝置包括由SiC構成的半導體層；通過在所述半導體層中摻雜雜質而形成的雜質區域；形成于所述半導體層上，并與所述雜質區域接觸的接觸配線，所述接觸配線與所述雜質區域接觸的接觸部分具有多晶硅層，在所述多晶硅層上具有金屬層。根據該結構，在由SiC構成的半導體層上，通過摻雜雜質而形成雜質區域。接觸配線與雜質區域接觸。接觸配線在與雜質區域的接觸部分具有多晶硅層，在多晶硅層上具有金屬層。多晶硅可以與SiC中摻雜了雜質的區域(雜質區域)之間形成良好的歐姆接合。因此，可以省略金屬層與雜質區域直接接觸的構造中不可缺少的硅化物化。從而，可以防止多晶硅層的表面及多晶硅層的與雜質區域的界面附近產生碳層。其結果，能夠抑制多晶硅層與金屬層之間及多晶硅層與雜質區域之間的層剝離。從而，能夠提高接觸配線的連接可靠性。此外，所述半導體裝置優選包括從所述半導體層的表面掘下的柵極溝槽；在所述半導體層中形成于所述柵極溝槽的側方的第一導電型的基體區域；形成于所述柵極溝槽的內面上的柵極絕緣膜；經由所述柵極絕緣膜而埋設于所述柵極溝槽的柵電極，所述雜質區域為在所述基體區域的表層部中與所述柵極溝槽相鄰地形成的第二導電型的源極區域，所述接觸配線為與所述源極區域接觸的源極配線。在該構成中，從半導體層的表面挖下形成柵極溝槽。在半導體層中，在柵極溝槽的側方形成第一導電型的基體區域。在基體區域的表層部，與柵極溝槽相鄰地形成第二導電型的源極區域。源極配線與該源極區域接觸。此外，在柵極溝槽的底面及側面上，形成柵極絕緣膜。此外，柵電極經由柵極絕緣膜埋設于柵極溝槽。由此，在該半導體裝置中，形成具有柵電極(Metal)經由柵極絕緣膜的柵極溝槽的側面上的部分(Oxide)與基體區域(Semiconductor)對置的M0S(Metal Oxide Semiconductor)構造的溝槽柵極型VDM0SFET (Vertical Double Diffused M0SFET)。
在該半導體裝置中，源極區域為所述雜質區域，源極配線為所述接觸配線。S卩，源極配線在與源極區域接觸的接觸部分具有多晶硅層。而且，多晶硅的覆蓋性優良，因此以填滿接觸孔的方式來形成多晶硅層，從而能夠提高源極配線的覆蓋性(coverage)。其結果，能夠提高源極配線的連接可靠性。
此外，所述半導體裝置可以是包括形成于所述半導體層的表層部的第一導電型的基體區域；形成在所述半導體層的表面上的柵極絕緣膜；形成在所述柵極絕緣膜上，且隔著所述柵極絕緣膜而與所述基體區域對置的柵電極，所述雜質區域為在所述基體區域的表層部形成的第二導電型的源極區域，所述接觸配線為與所述源極區域接觸的源極配線。
該半導體裝置不是柵電極埋設于溝槽的方式，而是柵電極形成在柵極絕緣膜之上，該柵極絕緣膜形成于半導體層表面，柵電極隔著該柵極絕緣膜與基體區域對置的所謂平面柵極型VDM0SFET。而且，在該半導體裝置中，源極區域為所述雜質區域，源極配線為所述接觸配線。即，源極配線在與源極區域的接觸部分具有多晶硅層。而且，多晶硅覆蓋性優良，因此以填滿接觸孔的方式來形成多晶硅層，從而能夠提高源極配線的覆蓋性(coverage)。其結果，能夠提高源極配線的連接可靠性。此外，所述多晶硅層優選為摻雜有1019 1021cm—3濃度的雜質的高濃度摻雜層。
在該結構中，多晶硅層為高濃度摻雜層，因此能夠降低接觸配線的電阻值。
此外，在所述半導體裝置中，優選在所述多晶硅層與所述金屬層之間設置含有鈦的層。含有鈦的材料對于多晶硅材料及金屬材料的任一個都具有良好的密接性。因此，具有在多晶硅層與金屬層之間設置含有鈦的層的結構的半導體裝置中，能夠提高多晶硅層與金屬層的密接性。其結果，能夠進一步提高接觸配線的連接可靠性。此外，在所述半導體裝置中，優選所述金屬層具有含A1的層，所述含有鈦的層具有從所述多晶硅層的側起依次層疊Ti層及TiN層的構造。 Al可以用作向多晶硅層賦予導電性的雜質，但若不是以適當的量混入多晶硅層，則存在作為源極配線利用的多晶硅層的電阻值不穩定的情況。因此，在所述半導體裝置的結構中，在含有A1的層與多晶硅層之間，設置作為用
于防止A1向多晶硅層擴散的阻隔層的TiN層。由此，多于的A1不會向多晶硅層擴散，因此
能夠使多晶硅層的雜質濃度穩定。其結果，能夠使多晶硅層的電阻值穩定。此外，也可是所述多晶硅層中摻雜有從B、 P、 Al、 N構成的組中選擇的至少一種導
電性雜質。然而，所述基體區域及所述源極區域的活性化、或所述柵極絕緣膜的形成時，有時對由SiC構成的半導體層以120(TC以上進行加熱，例如，作為關于對由SiC構成的半導體層加熱的背景技術，已知有下面的方法。具體來說，作為采用了 SiC的半導體裝置，例如，已知有具備MOS(Metal Oxide Semiconductor)構造的M0SFET，該M0S包括在表層部具有活性化離子區域的SiC層、形成于SiC層的表面的柵極氧化膜、形成在柵極氧化膜上并隔著柵極氧化膜與離子區域對置的柵電極。為了制作此種M0S構造，例如，首先向SiC層的表層部注入雜質離子。接下來，在電阻加熱爐內中，通過加熱SiC層，使注入的離子活性化。離子的活性化后，在CVD (Chemical V即or D印osition:化學氣相成長)裝置內，通過供給含氧氣體，在SiC層的表面形成柵極氧化膜。而且，利用濺射法，在柵極氧化膜上形成柵電極。由此，制作柵電極(Metal)-柵極氧化膜(0xide)-SiC層(Semiconductor)的層構造(M0S構造)。
為了使SiC層內的離子活性化，例如，需要以1600 170(TC的溫度進行退火處理。在電阻加熱爐內到高溫區域為止的加熱時間變長，因此在用于離子活性的加熱中，Si 從SiC層的表面升華，產生所謂的脫Si， SiC層的表面龜裂。其結果，SiC層與柵極氧化膜的界面變得凹凸，MOSFET的通道移動度降低。因此，采用利用高頻感應加熱爐來縮短加熱到高溫域的加熱時間，從而抑制SiC 層的表面龜裂，然后，利用柵極氧化爐來形成柵極氧化膜的方法。但是，此種方法中，需要另外設置高頻感應加熱爐及柵極氧化爐兩個裝置，因此存在裝置成本增加的情況。作為其他的方法，提出了如下方案在離子的活性化之前，在SiC層的表面形成碳膜，并利用該碳膜防止脫Si，從而維持SiC層表面的平坦性。例如通過在SiC層表面形成含碳的膜，并在高頻感應加熱爐內，對含碳的膜進行加熱，從而使碳以外的元素從該膜蒸發而形成碳膜。但是，本發明者積極研究的結果，用于形成碳膜的加熱溫度可以是IOO(TC左右，比用于使離子活性化的溫度(1600 1700°C )低。因此，需要兩階段控制加熱溫度，但存在難以對高頻感應加熱爐精密地進行溫度控制的問題。此外，離子的活性化后，不需要碳膜。無用的碳膜在與高頻感應加熱爐不同的裝置中，利用氧化氣體被氧化除去。雖然研究了向高頻感應加熱爐內導入氧化氣體，在離子的活性化之后除去碳膜，但由于高頻感應加熱爐的發熱體使用碳材料，因此若供給氧化氣體，則該碳材料被氧化。因此，另外設置碳膜除去裝置是不可缺少的，從而不可避免地存在裝置成本的增加的問題。因此，為了達到提供不使裝置成本增加，并通過簡單的溫度控制能夠抑制SiC層表面的龜裂的半導體裝置的制造方法的目的，實現了下述的發明。該發明具體來說是包括如下工序的半導體裝置的制造方法，即在向表層部注入離子后的SiC層的表面形成有機材料膜的工序；所述有機材料膜的形成后，在電阻加熱爐內，通過加熱所述有機材料膜，使所述有機材料膜改性為碳膜的工序；在所述電阻加熱爐內，通過對形成有所述碳膜的所述SiC層進行加熱，使所述SiC層內的離子活性化的工序；通過向所述電阻加熱爐內導入含氧氣體，使所述碳膜氧化而除去的工序；所述碳膜的除去后，繼續在所述電阻加熱爐內，利用所述含氧氣體，使所述SiC層的表面氧化而形成氧化膜的工序。根據該制造方法，在有機材料膜的形成后，通過在電阻加熱爐內對有機材料膜進行加熱，有機材料膜改性為碳膜，從而在SiC層表面形成碳膜。碳膜的形成后，為了使SiC層內的離子活性化，加熱SiC層。然后，通過向電阻加熱爐內導入含氧氣體，碳膜被氧化除去。碳膜的除去后，繼續在電阻加熱爐內利用含氧氣體，SiC層的表面被氧化而形成氧化膜。
在用于離子活性的加熱之前，在SiC層的表面形成碳膜，因此在SiC層的加熱時，能夠防止從SiC層表面的脫Si。因此，能夠抑制SiC層表面的龜裂，并能夠維持SiC層表面的平坦性。其結果，能夠使SiC層與氧化膜的界面平滑，因此能夠提高半導體裝置的通道 (ch靈el)移動度。進而，能夠在一個電阻加熱爐內連續進行由下面工序構成的四個工序加熱有機材料膜而改性為碳膜的工序、加熱SiC層而使離子活性化的工序、利用含氧氣體將碳膜氧化除去的工序以及使SiC層的表面氧化而形成氧化膜的工序。由于不需要另外設置用于除
去碳膜的裝置等，因此能夠抑制裝置成本的增加。并且，由于使用電阻加熱爐，能夠精密且
簡單地控制用于形成碳膜的加熱溫度及用于使離子活性化的加熱溫度。此外，所述含氧氣體也可是含有氧及氮的氣體。若用于形成氧化膜的含氧氣體為
含有氧及氮的氣體，則能夠進一步提高半導體裝置的通道移動度。而且，作為含有氧及氮的氣體，例如，可以使用含有NO ( —氧化氮)、N20 ( —氧化二氮)等的氣體。此外，優選所述SiC層的表面為(0001)面、即Si面。如上所述，作為關于由SiC構成的半導體層的加熱的發明，本發明者們實現了利用電阻加熱爐的發明。因此，所述基體區域及所述源極區域的活性化、及形成柵極絕緣膜時，若應用上述的利用了電阻加熱爐的發明，則除了本發明的作用效果，也能夠實現上述的利用了電阻加熱爐的發明所產生的作用效果。

圖1是本發明的第一實施方式涉及的半導體裝置的示意剖視圖。圖2A 圖2N是用于以工序順序來說明圖1所示的半導體裝置的制造方法的示意
剖視圖。圖3(a) (b)是本發明的第二實施方式涉及的半導體裝置的示意俯視圖，圖3(a)表示全體圖、圖3(b)表示內部放大圖。圖4是本發明的第二實施方式涉及的半導體裝置的示意剖視圖，表示沿圖3(b)的切斷線IV-IV的切斷面。圖5A 圖5Q是用于以工序順序來說明圖4所示的半導體裝置的制造方法的示意剖視圖。圖6是表示電阻加熱爐內的溫度變化的圖表。圖7是用于說明圖4所示的半導體裝置的變形例的示意剖視圖。圖8(a) (b)是本發明的第三實施方式涉及的半導體裝置的示意俯視圖，圖8(a)表
示全體圖、圖8(b)表示內部放大圖。圖9是本發明的第三實施方式所涉及的半導體裝置的示意剖視圖，表示沿圖8(b) 的切斷線IX-IX的切斷面。圖10A 圖10N是用于以工序順序來說明圖9所示的半導體裝置的制造方法的示意剖視圖。圖11是用于說明圖9所示的半導體裝置的變形例的示意剖視圖。
圖12是平面柵極型的半導體裝置的示意剖視圖。圖13A 圖13L是用于以工序順序來說明圖12的半導體裝置的制造方法的示意剖視圖。圖14(a) (b)是拍攝接觸配線的SEM圖像，圖14(a)表示實施例1的接觸配線，圖 14(b)表示比較例1的接觸配線。圖15是具有現有的溝槽柵極型VDMOSFET的SiC半導體裝置的示意剖視圖。
具體實施例方式以下，參照附圖對本發明的實施方式詳細地進行說明。
圖1是本發明的第一實施方式所涉及的半導體裝置的示意剖視圖。半導體裝置1具有溝槽柵極型VDM0SFET的晶胞(- 二 ^卜七；K unit cell)配
置成矩陣狀的構造。而且，圖1表示多個晶胞中的一部分。半導體裝置1具備構成半導體裝置1的基體的SiC基板2。 SiC基板2摻雜有高濃度(例如，lel8 le21cm—3)的N型雜質。SiC基板2的表面21 (上表面)為Si面，其背面(下表面)為C面。在SiC基板2的表面21層疊有摻雜了比SiC基板2低的濃度的N型雜質的 SiC(Silicon Carbide :碳化硅)構成的、N—型的外延層3。在Si面即表面21上形成的外延層3以Si面作為成長主面而成長。因此，外延層3的表面31為Si面。
與外延層3的Si面側的部分(表層部)相反的C面側的部分(基層部)的整個區域構成原樣維持了外延成長后的狀態的N"型的漏極區域4。漏極區域4的N型雜質濃度為例如lel5 lel7cm—3。另一方面，在外延層3的表層部形成有P型的基體區域5。基體區域5與漏極區域 4相接。基體區域5的P型雜質濃度為例如lel6 lel9cm—3。在外延層3中，從表面31向下挖掘而形成柵極溝槽6。雖然在圖1中未示出，但柵極溝槽6空開一定的間隔而形成多個，且他們呈相互平行且在同一方向(與圖1的紙面垂直的方向，以下將該方向稱為「沿柵極寬度的方向」)上延伸，例如形成條狀構造。
各柵極溝槽6相互空開間隔地對置，分別包括相對于表面31正交的平面狀的側面 7和具有相對于表面31平行的部分的底面8。柵極溝槽6在層厚方向上貫通基體區域5，其最深部(底面8)到達漏極區域4。柵極溝槽6的內面及外延層3的表面31上形成有由Si02構成的柵極絕緣膜9，該柵極絕緣膜9覆蓋柵極溝槽6的內面(側面7及底面8)整個區域。柵極絕緣膜9在底面8 上的部分(絕緣膜底部ll)的厚度比側面7上的部分(絕緣膜側部IO)的厚度小。例如，絕緣膜底部11的厚度相對于絕緣膜側部10的厚度之比(絕緣膜底部11的厚度/絕緣膜側部10的厚度)為0. 1 0. 8。雙方厚度的具體大小例如絕緣膜側部10的厚度為400
600 A ，絕緣膜底部li的厚度為200 300 A 。并且，通過將柵極絕緣膜9的內側由摻雜有高濃度的N型雜質的多晶硅材料填滿而在柵極溝槽6內埋設柵電極12。在基體區域5的表層部，在相對于柵極溝槽6與柵極寬度正交的方向(圖1中的左右方向)的兩側形成有N+型的源極區域13。源極區域13為比漏極區域4的N型雜質濃度更高、且摻雜有高濃度N型雜質的區域。源極區域13的N型雜質濃度例如為lel8 le21cm—3。源極區域13在與柵極溝槽6相鄰的位置處在沿柵極寬度的方向上延伸，其底部從外延層3的表面31側與基體區域5相接。此外，在外延層3中形成有P+型的基體接觸區域14，該P+型的基體接觸區域14從外延層3的表面31貫通與柵極寬度正交的方向上的源極區域13的中央部且與基體區域5 連接。基體接觸區域14為比基體區域5的P型雜質濃度更高，且摻雜有高濃度P型雜質的區域。基體接觸區域14的P型雜質濃度例如為lel8 le21cm—3。 S卩，柵極溝槽6及源極區域13在與柵極寬度正交的方向上交替設置，分別在沿柵極寬度的方向上延伸。而且，在源極區域13上，沿源極區域13設定有在與柵極寬度正交的方向上相鄰的晶胞間的邊界。基體接觸區域14跨過與柵極寬度正交的方向上相鄰的兩個晶胞間而至少設置一個以上。此外，沿柵極寬度的方向上相鄰的晶胞間的邊界設定為包含于各晶胞的柵電極12具有恒定的柵極寬度。在外延層3上層疊有由Si02構成的層間絕緣膜15。在層間絕緣膜15及柵極絕緣膜9形成有使源極區域13及基體接觸區域14的表面露出的接觸孔16。
在層間絕緣膜15上形成有源極配線17。源極配線17經由接觸孔16與源極區域 13及基體接觸區域14接觸(電連接)。源極配線17在與源極區域13及基體接觸區域14 接觸的部分具有多晶硅層18，在多晶硅層18上具有金屬層20。多晶硅層18為使用摻雜有雜質的摻雜多晶硅而形成的摻雜層，例如優選以1019 1021cm—3的高濃度摻雜有雜質的高濃度摻雜層。作為將多晶硅層18形成為摻雜層(包括高濃度摻雜層)時的雜質可以使用磷(P)或As(砷)等N型雜質、B(硼)等P型雜質。此外，多晶硅層18填滿接觸孔16。此種多晶硅層18的厚度根據接觸孔16的深度而不同，但例如
為5000 10000A 。金屬層20例如使用鋁(Al)、金(Au)、銀(Ag)、銅(Cu)、他們的合金及含有他們的金屬材料來形成。金屬層20作為源極配線17的最表層，例如，連接(接合)金屬絲等。此外，金屬層20的厚度例如為1 5 ii m。在源極配線17中，在多晶硅層18與金屬層20之間設置含有鈦的中間層19。中間層19由含有鈦(Ti)的層的單層或具有該層的多個層構成的。含有鈦的層可以使用鈦、氮化鈦等來形成。此外，中間層19的厚度例如為200 500 A 。具有如上所述的多晶硅層18、中間層19及金屬層20的源極配線17優選依次層疊有多晶硅(多晶硅層1S)、鈦(中間層l9)、氮化鈦(中間層l9)及鋁(金屬層加)的層疊構造(PO-Si/Ti/TiN/Al)。在SiC基板2的背面22形成有漏極配線23。漏極配線23與SiC基板2接觸(電連接)。漏極配線23在與SiC基板2接觸的部分具有多晶硅層24，并在多晶硅層24上具有金屬層26。多晶硅層24可以使用與構成上述的多晶硅層18的材料相同的材料來形成。此外，多晶硅層24的厚度例如為1000 2000 A 。金屬層26可以使用與構成上述的金屬層20的材料同樣的材料來形成。金屬層26 形成漏極配線23的最表層，例如，當SiC基板2與引線架的芯片安裝盤(die pad)接合時，接合于芯片安裝盤。此外，金屬層26的厚度例如為0. 5 1 ii m。在漏極配線23中，在多晶硅層24與金屬層26之間設置含有鈦的中間層25。中間層25可以使用與構成上述的中間層19的材料同樣的材料來形成。柵極配線27經由形成在層間絕緣膜15的接觸孔(未圖示)與柵電極12接觸(電連接)。源極配線17與漏極配線23之間(源極-漏極間)產生規定的電位差的狀態下，通過對柵極配線27施加規定的電壓(柵極閾值電壓以上的電壓)，利用來自柵電極12的電場，在基體區域5與柵極絕緣膜9的界面附近形成通道。由此，電流在源極配線17與漏極配線23之間流動，VDM0SFET成為導通狀態。圖2A 圖2N是用于說明圖1所示的半導體裝置的制造方法的示意剖視圖。
首先，如圖2A所示，利用CVD (Chemical V即or D印osition :化學氣相成長)法、 LPE (Liquid Phase Epitaxy :液相夕卜延)f去、MBE (MolecularBeam Epitaxy :分子線夕卜延) 法等外延成長法，在SiC基板2的表面21 (Si面)上摻雜雜質的同時使SiC結晶成長。由此，在SiC基板2上形成N—型的外延層3。接著，P型雜質從外延層3的表面31注入 (implantation)到外延層3的內部。此時的注入條件根據P型雜質的種類而不同，例如，加速能為200 400keV。由此，如圖2B所示，在外延層3的表層部形成注入有P型雜質的區域(P型注入區域28)。通過形成P型注入區域28，在外延層3的基層部形成有與P型注入區域28分離且原樣維持外延成長后的狀態的漏極區域4。接下來，如圖2C所示，利用CVD法，在外延層3上形成由Si(^構成的掩模29。接著，通過光致抗蝕劑(未圖示)來蝕刻掩模29，由此在應形成基體接觸區域14的區域圖案化為具有開口 30的圖案。在形成開口 30后，從外延層3的表面31向外延層3的內部注入(implantation)P型雜質。此時的注入條件根據P型雜質的種類而不同，例如，加速能為 30 200keV。由此，在P型注入區域28的表層部形成注入有高濃度的P型雜質的區域(P+ 型注入區域32)。注入P型雜質后，除去掩模29。接下來，如圖2D所示，利用CVD(Chemical V即or D印osition :化學氣相成長)法，在外延層3上形成由Si(^構成的掩模33。接著，通過光致抗蝕劑(未圖示)來蝕刻掩模 33，由此在應形成源極區域13的區域圖案化為具有開口 34的圖案。形成開口 34后，從外延層3的表面31向外延層3的內部注入(implantation)N型雜質。此時的注入條件根據N 型雜質的種類而不同，例如，加速能為30 200keV。注入N型雜質后，除去掩模33。由此，在P型注入區域28的表層部形成注入有高濃度N型雜質的區域(N+型注入區域35)。
接下來，如圖2E所示，例如，以1400 200(TC來熱處理外延層3。由此，注入后的 N型及P型雜質活性化，在外延層3的表層部形成基體區域5，并且基體區域5的表層部形成源極區域13及基體接觸區域14。接下來，如圖2F所示，利用CVD法、熱氧化法等，在外延層3的表面31整個區域形成由Si02構成的掩模36。而且，掩模36通過利用CVD法由SiN等來形成。
接下來，如圖2G所示，通過光致抗蝕劑(未圖示)來蝕刻掩模36，由此，在應形成柵極溝槽6的區域圖案化為具有開口 37的圖案。接下來，如圖2H所示，含有SF6(六氟化硫)及02(氧)的混合氣體(SFe/02氣體) 經由開口 37向外延層3的表面31射入。由此，從表面31(Si面)干蝕刻外延層3，形成具有與表面31平行的部分(Si面)的底面8及具有相對于Si面正交的側面7的柵極溝槽6。形成柵極溝槽6后，除去掩模36。接下來，如圖2I所示，利用熱氧化法，將柵極溝槽6的內面(側面7及底面8)及外延層3的表面31氧化。由于柵極溝槽6形成于由SiC構成的外延層3，因此柵極溝槽6 的內面的氧化在具有Si面的底面8的氧化率及與Si面正交的面即側面7的氧化率滿足關系式底面8的氧化率/側面7的氧化率< 0的條件下進行。由此，形成底面8上的部分
10(絕緣膜底部11)的厚度比側面7上的部分(絕緣膜側部10)的厚度小的柵極絕緣膜9。
接下來，如圖2J所示，利用CVD法，在外延層3上堆積摻雜后的多晶硅材料。堆積的多晶硅材料被蝕刻到回蝕面相對于外延層的表面31變為齊面為止。由此，除去多晶硅材料中的柵極溝槽6外的部分，形成由殘存在柵極溝槽6內的多晶硅材料構成的柵電極12。
接下來，如圖2K所示，利用CVD法，在外延層3上層疊由Si02構成的層間絕緣膜 15。而且，通過將層間絕緣膜15及柵極絕緣膜9圖案化，形成使源極區域13及基體接觸區域14露出于層間絕緣膜15及柵極絕緣膜9的接觸孔16。接下來，如圖2L所示，利用CVD法，堆積多晶硅材料38到填滿接觸孔16為止。
接下來，如圖2M所示，向堆積的多晶硅材料注入N型或P型雜質。此時的注入條件根據雜質的種類而不同，例如，加速能為10 100keV。由此，形成摻雜有高濃度雜質的多晶硅層18。接下來，如圖2N所示，利用濺射法、蒸鍍法等方法，在多晶硅層18的表面依次堆積鈦及氮化鈦，從而形成中間層19。接著，利用濺射法、蒸鍍法等方法，在中間層19的表面堆積鋁而形成金屬層20。而且，金屬層20、中間層19及多晶硅層18被圖案化為規定的配線圖案，由此形成源極配線17。接著，形成與柵電極12連接的柵極配線27。然后，以與源極配線17同樣的方法，在SiC基板2的背面22上形成具有多晶硅層24、中間層25及金屬層 26的漏極配線23。經過以上的工序，得到圖1所示的半導體裝置1。如上所述，根據半導體裝置l，與源極區域13及基體接觸區域14接觸的源極配線 17中，與源極區域13及基體接觸區域14接觸的接觸部分具有多晶硅層18，在多晶硅層18 上具有金屬層20。多晶硅能夠與SiC中的摻雜有雜質的區域(雜質區域)之間形成良好的歐姆接合。因此，如上所述，利用CVD法堆積多晶硅材料38，使多晶硅層18與源極區域13及基體接觸區域14接觸，由此能夠在多晶硅層18與源極區域13及基體接觸區域14之間形成歐姆接合。因此，能夠省略金屬層與雜質區域直接接觸的構造中不可缺少的硅化物化。從而，能夠防止在多晶硅層18的表面及多晶硅層18的與源極區域13及基體接觸區域14的界面附近產生碳層。其結果，能夠抑制多晶硅層18與金屬層20之間及多晶硅層18與源極區域13及基體接觸區域14之間的層剝離。從而，能夠提高源極配線17的連接可靠性。
此外，源極配線17經由層間絕緣膜15的接觸孔16與源極區域13及基體接觸區域14接觸。而且，源極配線17中，由覆蓋(coverage)性優良的多晶硅材料構成的多晶硅層18形成為填滿接觸孔16的厚度。因此，能夠提高源極配線17的覆蓋性。其結果，能夠進一步提高源極配線17的連接可靠性。進而，能夠提高形成在多晶硅層18上的金屬層20 的平坦性。其結果，能夠提高接合金屬線時的接合性(bonding)。此外，多晶硅層18是以1019 1021011—3的高濃度摻雜有雜質的高濃度摻雜層，因此能夠降低源極配線17的電阻值。此外，在多晶硅層18與金屬層20之間設置由鈦層及氮化鈦層的層疊構造構成的中間層19。含有鈦的材料具有相對于多晶硅材料及金屬材料的任一個優良的密接性。因此，能夠提高多晶硅層18與金屬層20的密接性。其結果，能夠進一步提高源極配線17的連接可靠性。而且，通過漏極配線23具有多晶硅層24、中間層25及金屬層26而產生的作用及效果與源極配線17的情況同樣，因此省略其記載。圖3(a) (b)是本發明的第二實施方式所涉及的半導體裝置的示意俯視圖，圖3(a) 表示全體圖、圖3(b)表示內部放大圖。該半導體裝置41是使用了 SiC的溝槽柵極型功率VDMOSFET(單獨元件)，例如，俯視為正方形的芯片狀。芯片狀的半導體裝置41在圖3(a)的紙面的左右(上下)方向的長度為數mm左右。半導體裝置41具有SiC基板42、形成在該SiC基板42上且由俯視格子狀的柵極溝槽43劃分的多個晶胞44。 S卩，在SiC基板42上，配置于格子狀柵極溝槽43的各窗部分的長方體狀的晶胞44排列為矩陣狀。各晶胞44例如在圖3(b)的紙面的左右(上下)方向的長度為10ym以下，其中央形成有從表面側向SiC基板42側挖掘的俯視正方形狀的源極溝槽45。半導體裝置41的表面形成有源極焊盤46。源極焊盤46為四角向外方彎曲的俯視大致正方形狀，并形成為覆蓋半導體裝置41的表面的大致整個區域。在該源極焊盤46 上，在圖3(a)的紙面的左右方向大致靠左，形成有其一部分被去除為俯視大致正方形狀的去除區域47。該去除區域47配置有柵極焊盤48。柵極焊盤48與源極焊盤46之間設有間隔，它們相互絕緣。圖4是本發明的第二實施方式所涉及的半導體裝置的示意剖視圖，表示沿圖3(b) 的切斷線IV-IV的切斷面。參照圖4說明半導體裝置41的剖面構造。半導體裝置41具備N+型(例如，濃度為lel8 le21cm—3)的SiC基板42。該SiC基板42的表面49 (上表面)為Si面，其背面 50(下表面)為C面。在SiC基板42上層疊由比SiC基板42低濃度的N—型(例如，濃度為lel5
lel7cm—3)的SiC構成的外延層51。作為半導體層的外延層51利用所謂的外延成長而形成
在SiC基板42上。在Si面即表面49上形成的外延層51使Si面作為成長主面成長。因
此，利用成長形成的外延層51的表面52與SiC基板42的表面49同樣為Si面。在外延層51的表面52側(Si面側)，P型的基體區域53在大范圍內形成為井狀，
其濃度例如為lel6 lel9cm—3。此外，在外延層51中，基體區域53的SiC基板42側(C面
側)的區域成為原樣維持外延成長后的狀態的N—型的漏極區域54(漂移區域)。在基體區域53內，在其表面52側的大致整個區域形成有N+型(例如，濃度為
lel8 le21cm—3)的源極區域55、在比該源極區域55靠SiC基板42側(下方)形成有P+
型(例如，濃度為lel8 le21cm—3)的基體接觸區域56。多個基體接觸區域56形成為矩陣狀。而且，源極溝槽45以貫通各個基體接觸區域56的方式形成為與基體接觸區域56 相同數量，并以包圍形成有源極溝槽45的各基體接觸區域56的方式形成格子狀的柵極溝槽43。由此，在外延層51形成有多個分別作為場效應管起作用的晶胞44。即，晶胞44中，基體接觸區域56形成為包圍源極溝槽45，進而以包圍該基體接觸區域56的方式形成基體區域53。而且，基體區域53的與基體接觸區域56側的相反側露出于柵極溝槽43的側面。此外，晶胞44中，柵極溝槽43的深度方向為柵極長度方向，與該柵極長度方向正交的各晶胞44的周向為柵極寬度方向。源極溝槽45及柵極溝槽43中，該兩者從外延層51的表面52貫通基體區域53而到達漏極區域54，在該實施方式中，他們的深度相同。此外，源極溝槽45的側面59與柵極溝槽43的側面57的距離D工例如為0. 5 3iim。只要距離D工在該范圍內，能夠抑制導通各晶胞44時的電阻值(通態電阻)的上升，并能夠緩和柵極溝槽43的底部的電場。
柵極溝槽43中，其底部的與柵極寬度正交的方向(與相鄰的晶胞44的對置方向) 的兩端角部61向漏極區域54側彎曲，而形成為相互對置的側面57與底面58經由彎曲面而連續的剖面U字狀。進而，源極溝槽45也與柵極溝槽43同樣為相互對置的側面59和底面60經由彎曲面連續的剖面U字狀。由此，關斷晶胞44時，能夠使施加于柵極溝槽43的底部的兩端角部61的電場向兩端角部61以外的部分分散，因此能夠抑制柵極絕緣膜63的底面58上的部分的絕緣破壞。在柵極溝槽43的內面以覆蓋其整個區域的方式形成有柵極絕緣膜63。柵極絕緣膜63由含有氮氧化膜、例如通過使用了含有氮及氧的氣體的熱氧化來形成的氮氧化硅膜構成。柵極絕緣膜63中的含氮量(氮濃度)例如為0. 1 10%。而且，通過由摻雜有高濃度的N型雜質的多晶硅材料來填滿柵極絕緣膜63的內側，在柵極溝槽43內埋設柵電極66。在外延層51上層疊有由Si02構成的層間絕緣膜67。在層間絕緣膜67及柵極絕緣膜63形成有使各晶胞44的源極溝槽45及源極區域55的表面露出的接觸孔68。
在層間絕緣膜67上形成有源極配線69。源極配線69經由各接觸孔68 —并進入所有的晶胞44的源極溝槽45，在各晶胞44中，從源極溝槽45的底側依次與漏極區域54、基體接觸區域56及源極區域55接觸。S卩，源極配線69對于所有的晶胞44成為共用的配線。而且，在該源極配線69上形成有層間絕緣膜(未圖示)，源極配線69經由該層間絕緣膜(未圖示)與源極焊盤46(參照圖3(a))電連接。另一方面，柵極焊盤48(參照圖3(a)) 經由圍繞在該層間絕緣膜(未圖示)上的柵極配線(未圖示)而與柵電極66電連接。
此外，源極配線69從與外延層51的接觸側起依次具有多晶硅層70、中間層71及金屬層72。多晶硅層70是使用摻雜有雜質的摻雜多晶硅而形成的摻雜層，例如為以lel9 le21cm—3的高濃度摻雜了雜質的高濃度摻雜層。作為將多晶硅層70形成為摻雜層(包括高濃度摻雜層)時的雜質，可以使用N(氮)、P(磷)、As(砷)等N型雜質、Al (鋁)、B(硼) 等P型雜質。此外，多晶硅層70的厚度例如為5000 10000A 。此外，在該實施方式中，多晶硅層70以覆蓋在接觸孔68內露出的晶胞44的表面整個區域的方式形成，在源極溝槽45內與漏極區域54、基體接觸區域56及源極區域55接觸。源極配線69的與漏極區域、基體接觸區域56及源極區域55接觸的接觸層使用多晶硅，從而能夠使源極配線69與作為高濃度的雜質區域的基體接觸區域56及源極區域 55的兩者歐姆接合。另一方面，對于低濃度的漏極區域54，能夠形成接合障壁比半導體裝置41中內在的基體二極管73 (由基體區域53與漏極區域54的接合而形成的PN 二極管) 的擴散電位低的異質外延結接合。然而，當電流流過半導體裝置41中內在的基體二極管73時，從基體區域53向漏極區域54移動的正孔(hole :空穴)在漏極區域54內與電子再結合，由于此時產生的結合能，有時外延層51中SiC結晶的缺欠在面內擴大。由于該結晶缺欠的電阻值高，因此若結晶缺欠向柵極溝槽43側擴大，則結晶缺欠妨礙通常的晶體管工作，有通態電阻上升之虞。
與此相反，如本實施方式，只要利用多晶硅層70與漏極區域54的接觸而形成異質外延結接合，即使源極-漏極間施加逆電壓，變成電流在上述基體二極管73中流動的狀態，也能夠使電流優先流過比基體二極管73側更靠異質外延結接合側。其結果，能夠防止SiC 的結晶缺欠的放大，并抑制通態電阻的上升。中間層71層疊在多晶硅層70上，且由含有Ti(鈦)的層的單層或具有該層的多個層構成。含有Ti的層可以使用Ti、TiN(氮化鈦)等來形成。此外，中間層71的厚度例如為200 500nm。金屬層72層疊在中間層71上，例如使用Al (鋁)、Au (金)、Ag(銀)、Cu (銅)、 Mo (鉬)、它們的合金及含有他們的金屬材料來形成。金屬層72成為源極配線69的最表層。此外，金屬層72的厚度例如為1 5 ii m。作為如上述的多晶硅層70、中間層71及金屬層72的組合，具體來說，可以例示依次層疊Poly-Si (多晶硅層70) 、Ti (中間層71) 、TiN(中間層71)及Al (金屬層72)的層疊構造(Poly-Si/Ti/TiN/Al)。在SiC基板42的背面50，以覆蓋其整個區域的方式形成有漏電極74。該漏電極 74對于所有的晶胞44成為共用的電極。作為漏電極74可以例示例如從SiC基板42側起依次層疊有Ti及Al的層疊構造(Ti/Al)。在源極焊盤46(源極配線69)與漏電極74之間(源極-漏極間)產生規定的電位差的狀態下，通過對柵極焊盤48施加規定的電壓(柵極閾值電壓以上的電壓)，利用來自柵電極66的電場，在基體區域53的與柵極絕緣膜63的界面附近形成通道。由此，源極配線69與漏電極74之間流過電流，VDM0SFET成為導通狀態。圖5A 圖5Q是用于說明圖4所示的半導體裝置的制造方法的示意剖視圖。
首先，如圖5A所示，利用CVD (Chemical Vapor D印osition :化學氣相成長)法、 LPE (Liquid Phase Epitaxy :液相夕卜延)f去、MBE (MolecularBeam Epitaxy :分子線夕卜延)f去等外延成長法，在SiC基板42的表面49(Si面)上，摻雜雜質的同時使SiC結晶成長。由此，在SiC基板42上形成N—型的外延層51。接著，如圖5B所示，P型雜質從外延層51的表面52注入到外延層51的內部。此
時的注入條件根據P型雜質的種類而不同，例如，加速能為200 3000keV。接下來，如圖5C所示，利用CVD法，在外延層51上形成由Si(^構成的掩模75。接
著，通過光致抗蝕劑(未圖示)來蝕刻掩模75，從而在應形成基體接觸區域56的區域圖案
化為具有開口 76的圖案。形成開口 76后，P型雜質從外延層51的表面52注入到外延層
51的內部。此時的注入條件根據P型雜質的種類而不同，例如，加速能為30 400keV。注
入P型雜質后，除去掩模75。接下來，如圖5D所示，N型雜質從外延層51的表面52注入到外延層51的內部。此時的注入條件根據N型雜質的種類而不同，例如，加速能為30 400keV。
接下來，如圖5E所示，利用CVD法、熱氧化法等，在外延層51的表面52整個區域形成由SiOX2構成的掩模77。而且，掩模77也可利用CVD法由SiN等來形成。接著，通過光致抗蝕劑(未圖示)來蝕刻掩模77，由此在應形成柵極溝槽43及源極溝槽45的區域圖案化為具有開口 78的圖案。形成開口 78后，例如包含SF6(六氟化硫)及02(氧)的混合氣體(SF6/02氣體)、包含SF6、02及HBr (溴化氫)的混合氣體(SF6/02/HBr氣體)經由開口78向外延層51的表面52射入。由此，外延層51從表面52(Si面)被干蝕刻，柵極溝槽43及源極溝槽45同時形成。同時，在外延層51上形成多個晶胞44。
接下來，如圖5F所示，利用濕蝕刻，除去掩模77。然后，如圖5G所示，在外延層51的表面52整個區域形成有機材料膜81。有機材料膜81為含有碳的材料，例如，可以應用作為光致抗蝕劑使用的有機材料(例如，聚酰亞胺等)等。此種有機材料膜81例如使用旋涂機等來形成。形成有機材料膜81后，將SiC基板42裝入電阻加熱爐82。作為電阻加熱爐82，只要是能夠確保設置被加熱體的電阻加熱爐82內的氣密性，并且能夠向電阻加熱爐82內導入各種氣體的裝置即可，沒有特別限制，其加熱方式可以是直接加熱方式、間接加熱方式的任一個。而且，在SiC基板42設置在電阻加熱爐82內的狀態下，向電阻加熱爐82內導入惰性氣體(例如，N2、 Ar等)，并且對電阻加熱爐82進行升溫控制(第一升溫控制)。
該第一升溫控制中，如圖6所示，加熱溫度控制為例如經過35 45分鐘從IO(TC上升到100(TC，上升后，例如，以IOO(TC保持(第一溫度保持)加熱溫度5 IO分鐘。利用該升溫及溫度保持，有機材料膜81中碳以外的元素蒸發，如圖5H所示，有機材料膜81改性為碳膜83。因此，外延層51的表面52的整個區域被碳膜83覆蓋。
接著，將電阻加熱爐82內原樣保持惰性氣氛，進一步升溫控制(第二升溫控制)電阻加熱爐82。該第二升溫控制中，如圖6所示，加熱溫度控制為例如經過30 60分鐘從IOO(TC上升到160(TC。上升后，例如以160(TC保持(第二溫度保持)加熱溫度5 IO分鐘。通過該升溫及溫度保持，注入到外延層51的表層部的各個N型雜質及P型雜質的離子被活性化，如圖51所示，根據注入的部位，分別形成基體區域53、源極區域55、基體接觸區域56。此外，在外延層51的基層部形成原樣維持外延成長后的狀態的漏極區域54。
接下來，將電阻加熱爐82內原樣維持惰性氣氛，降溫控制電阻加熱爐82。
在降溫控制中，如圖6所示，加熱溫度被限制(降溫限制)為例如經過15 30分鐘從160(TC下降到1300°C。降溫后，將加熱溫度保持(第三溫度保持)在130(TC狀態下，向電阻加熱爐82內例如導入含氮、氧氣體5 10分鐘。通過含氮、氧氣體的導入，如圖5J所示，碳膜83與氣體中的氧反應而被氧化除去。作為導入的含氮、氧氣體，可以使用至少含有^0(—氧化二氮)的氣體，也可含有NO(—氧化氮)。進而^0氣體以相對于導入的氣體的總流量為30%以下、優選1 30%的流量比來供給。然后，以相同流量向電阻加熱爐82內導入含氮、氧氣體，進而，例如，以130(TC保持(第四溫度保持)加熱溫度200 240分鐘。由此，外延層51的表面52被氧化，如圖5K所示，形成覆蓋表面52整個區域的氮氧化硅膜(柵極絕緣膜63)。
形成柵極絕緣膜63后，再次向電阻加熱爐82內導入惰性氣體(例如，NyAr等)，并且加熱溫度控制為從130(TC下降到300°C。降溫后，將SiC基板42從電阻加熱爐82取出。接下來，如圖5L所示，利用CVD法，從外延層51的上方堆積摻雜后的多晶硅材料84。多晶硅材料84的堆積至少持續到填滿柵極溝槽43及源極溝槽45。
然后，如圖5M所示，將堆積的多晶硅材料84回蝕(etch back)到回蝕面與外延層51的表面52成為齊面為止。接著，如圖5N所示，僅殘存在源極溝槽45內的多晶硅材料84通過干蝕刻被除去。
由此，形成由殘存在柵極溝槽43內的多晶硅材料84構成的柵電極66。接下來，如圖50所示，利用CVD法，在外延層51上層疊由Si02構成的層間絕緣膜67。而且，如圖5P所示，層間絕緣膜67及柵極絕緣膜63連續并被圖案化，由此接觸孔68形成于層間絕緣膜67及柵極絕緣膜63。接下來，如圖5Q所示，利用CVD法，將多晶硅材料堆積到填滿接觸孔68為止。之后，向堆積的多晶硅材料注入N型或P型雜質。此時的注入條件根據雜質的種類而不同，但例如加速能為10 100keV。然后，例如以90(TC進行20分鐘的雜質擴散。由此，形成摻雜有高濃度雜質的多晶硅層70。接下來，利用濺射法、蒸鍍法等方法，在多晶硅層70的表面依次堆積Ti及TiN，形成中間層71。接著，利用濺射法、蒸鍍法等方法，在中間層71的表面堆積A1等金屬，形成金屬層72。由此，形成源極配線69。接下來，在SiC基板42的背面50形成漏電極74。之后，通過形成層間絕緣膜(未圖示)、源極焊盤46、柵極焊盤48等，得到圖4所示的半導體裝置41。如上所述，根據該半導體裝置41，與第一實施方式的半導體裝置1同樣地，源極配線69在與源極區域55及基體接觸區域56的接觸部分具有多晶硅層70，因此，能夠使源極配線69相對于作為高濃度的雜質區域的基體接觸區域56及源極區域55的兩者歐姆接合。
因此，在半導體裝置41的制造時，與僅由A1等金屬構成的層直接與雜質區域接觸的情況不同，可以省略在外延層51的表面52形成Ni層的工序，進而，可以省略將此種Ni層硅化物化的工序。從而，能夠防止在外延層51的表面52產生碳層。
其結果，能夠抑制源極配線69與外延層51之間的層剝離。從而，可以提高源極配線69的連接可靠性。此外，進入源極溝槽45而與漏極區域54、基體接觸區域56及源極區域55接觸的層(多晶硅層70)由覆蓋性優良的多晶硅構成，因此能夠提高源極配線69的覆蓋性。其結果，能夠進一步提高源極配線69的連接可靠性。此外，由于多晶硅層70是以1019 1021(^—3的高濃度摻雜了雜質的高濃度摻雜層，因此能夠降低源極配線69的電阻值。此外，在多晶硅層70與金屬層72之間設置由Ti層及TiN層的層疊構造構成的中間層71。含有Ti的材料對于多晶硅材料及金屬材料的任一個都具有優良的密接性。因此，能夠提高多晶硅層70與金屬層72的密接性。其結果，能夠進一步提高源極配線69的連接可靠性。
此外，根據該半導體裝置41，在由柵極溝槽43包圍的各個晶胞44的中央形成源極溝槽45，因此能夠抑制柵極溝槽43的兩端角部61附近的等電位線的密集。其結果，能夠緩和施加于柵極溝槽43的底部的兩端角部61的電場，因此能夠抑制柵極絕緣膜63的底面58上的部分的絕緣破壞。而且，如圖7所示的半導體裝置85，源極溝槽45也可比柵極溝槽43深。由此，能夠進一步緩和施加于柵極溝槽43的底部的兩端角部61的電場。圖8(a) (b)是本發明的第三實施方式所涉及的半導體裝置的示意俯視圖，圖8(a)表示全體圖、圖8(b)表示內部放大圖。圖8(a)(b)中，與圖3(a)(b)所示的各部分對應的部分標注與上述各部分相同的標記。此外，以下對標注相同的標記的部分省略詳細的說明。
該半導體裝置86為使用了 SiC的平面柵極型功率VDM0SFET (單獨元件)，例如，俯視正方形的芯片狀。芯片狀的半導體裝置86在圖8(a)的紙面的左右(上下)方向的長度為數mm左右。半導體裝置86具有SiC基板42、形成在該SiC基板42上且由俯視格子狀的柵電極87劃分的多個晶胞88。 S卩，在SiC基板42上，配置在格子狀柵電極87的各窗部分的俯視正方形狀的晶胞88排列成矩陣狀。各晶胞88例如在圖3(b)的紙面的左右(上下)方向的長度為10iim以下，且在其中央從表面側連接有源極配線89。圖9是本發明的第三實施方式所涉及的半導體裝置的示意剖視圖，表示沿圖8(b)的切斷線IX-IX的切斷面。圖9中，與圖4所示的各部分對應的部分標注與上述各部分相同的標記。此外，以下對標注相同的標記的部分省略詳細的說明。參照圖9說明半導體裝置86的剖面構造。半導體裝置86包括N+型(例如，濃度為lel8 le21cm—3)的SiC基板42、和層疊在SiC基板42上的外延層51 。
在外延層51的表面52側(Si面側)，多個井狀的P型的基體區域90形成為矩陣狀，其濃度例如為lel6 lel9cm—3。此外，在外延層51中，比基體區域90靠SiC基板42側(C面側)的區域為原樣維持外延成長后的狀態的N—型的漏極區域91 (漂移區域)。
在各個基體區域90內形成有N+型(例如，濃度為lel8 le21cm—3)的源極區域92和被該源極區域92包圍的P+型(例如，濃度為lel8 le21cm—3)的基體接觸區域93。
而且，以跨過相鄰的基體區域90的方式形成格子狀的柵電極87，該柵電極87與外延層51之間設置柵極絕緣膜94。柵電極87跨過源極區域92與漏極區域91之間，控制基體區域90的表面的翻轉層(通道，channel)的形成。此外，柵極絕緣膜94由含氮的氧化膜構成，例如通過使用含有氮及氧的氣體的熱氧化而形成的氮氧化硅膜構成。柵極絕緣膜94中的含氮量(氮濃度)例如為0. 1 10%。在外延層51上以覆蓋柵電極87的方式層疊有由Si02構成的層間絕緣膜95。在基體區域90的中央區域，接觸孔96形成在層間絕緣膜95及柵極絕緣膜63。
在層間絕緣膜95上形成有源極配線89。源極配線89 —并進入所有的接觸孔96，各晶胞88中，與漏極區域91、基體接觸區域93及源極區域92接觸。S卩，源極配線89對于所有的晶胞88成為共用的配線。而且，該源極配線89上形成有層間絕緣膜(未圖示)，源極配線89經由該層間絕緣膜(未圖示)與源極焊盤46(參照圖8(a))電連接。另一方面，柵極焊盤48(參照圖8(a))經由圍繞該層間絕緣膜(未圖示)上的柵極配線(未圖示)而與柵電極87電連接。
此外，源極配線89從外延層51的接觸側起依次具有多晶硅層97、中間層98及金屬層99。多晶硅層97是使用摻雜有雜質的摻雜多晶硅而形成的摻雜層，例如為以lel9 le21cm—3的高濃度摻雜了雜質的高濃度摻雜層。作為將多晶硅層97形成為摻雜層(包括高濃度摻雜層)時的雜質，可以使用N(氮)、P(磷)、As(砷)等N型雜質、Al (鋁)、B(硼)等P型雜質。此外，多晶硅層97的厚度例如為5000 10000A 。此外，在該實施方式中，多晶硅層97以覆蓋在接觸孔96內露出的晶胞88的表面整個區域的方式形成，并基體接觸區域93及源極區域92接觸。源極配線89的與基體接觸區域93及源極區域92接觸的接觸層使用多晶硅，從而能夠使源極配線89與作為高濃度的雜質區域的基體接觸區域93及源極區域92的兩者歐姆接合。中間層98層疊在多晶硅層97上，且由含有Ti (鈦)的層的單層或具有該層的多個層構成。含有Ti的層可以使用Ti、TiN(氮化鈦)等來形成。此外，中間層98的厚度例如為200 500nm。金屬層99層疊在中間層98上，例如使用Al (鋁)、Au(金)、Ag(銀)、Cu(銅)、Mo (鉬)、它們的合金及含有他們的金屬材料來形成。金屬層99成為源極配線89的最表層。此外，金屬層99的厚度例如為1 5 ii m。作為如上述的多晶硅層97、中間層98及金屬層99的組合，具體來說，可以例示依次層疊Poly-Si (多晶硅層97) 、 Ti (中間層98) 、 TiN (中間層798)及Al (金屬層99)的層疊構造(Poly-Si/Ti/TiN/Al)。在SiC基板42的背面50，以覆蓋其整個區域的方式形成有漏電極74。在源極焊盤46(源極配線89)與漏電極74之間(源極-漏極間)產生規定的電
位差的狀態下，通過對柵極焊盤48施加規定的電壓(柵極閾值電壓以上的電壓)，利用來自
柵電極87的電場，在基體區域90的與柵極絕緣膜63的界面附近形成通道。由此，源極配
線89與漏電極74之間流過電流，VDM0SFET成為導通狀態。圖10A 圖10N是用于說明圖9所示的半導體裝置的制造方法的示意剖視圖。圖10A 圖10N中，與圖5A 圖5Q所示的各部分對應部分標注與上述的各部分相同的標記。此外，以下，省略對標有相同的標記的部分的詳細說明。首先，如圖IOA所示，利用CVD(Chemical V即or D印osition :化學氣相成長)法、LPE (Liquid Phase Epitaxy :液相夕卜延)f去、MBE (MolecularBeam Epitaxy :分子線夕卜延)f去等外延成長法，在SiC基板42的表面49(Si面)上，摻雜雜質的同時使SiC結晶成長。由此，在SiC基板42上形成N—型的外延層51。接下來，如圖10B所示，利用CVD法，在外延層51上形成由Si(^構成的掩模39。接著，通過光致抗蝕劑(未圖示)來蝕刻掩模39，從而在應形成基體區域90的區域圖案化為具有開口的圖案。形成開口后，P型雜質從外延層51的表面52注入到外延層51的內部。此時的注入條件根據P型雜質的種類而不同，例如，加速能為200 3000keV。注入P型雜質后，除去掩模39。接下來，如圖10C所示，利用CVD法，在外延層51上形成由Si02構成的掩模40。接著，通過光致抗蝕劑(未圖示)來蝕刻掩模40，從而在應形成源極區域92的區域圖案化為具有開口的圖案。形成開口后，N型雜質從外延層51的表面52注入到外延層51的內部。此時的注入條件根據N型雜質的種類而不同，例如，加速能為30 400keV。注入N型雜質后，除去掩模40。接下來，如圖10D所示，利用CVD法，在外延層51上形成由Si02構成的掩模62。接著，通過光致抗蝕劑(未圖示)來蝕刻掩模62，從而在應形成基體接觸區域93的區域圖案化為具有開口的圖案。形成開口后，P型雜質從外延層51的表面52注入到外延層51的內部。此時的注入條件根據P型雜質的種類而不同，例如，加速能為30 400keV。注入P型雜質后，除去掩模62。然后，如圖10E所示，在外延層51的表面52整個區域形成有機材料膜81。
形成有機材料膜81后，將SiC基板42裝入電阻加熱爐82。而且，在SiC基板42設置在電阻加熱爐82內的狀態下，向電阻加熱爐82內導入惰性氣體(例如，^、Ar等)，并且與圖5H所示的工序同樣，對電阻加熱爐82進行升溫控制(第一升溫控制)(參照圖6)。利用該升溫及溫度保持，有機材料膜81中的碳以外的元素蒸發，如圖IOF所示，有機材料膜81改性為碳膜83。接著，將電阻加熱爐82內維持惰性氣氛，與圖51所示的工序同樣，電阻加熱爐82被進一步升溫控制(第二升溫控制)(參照圖6)。利用該升溫及溫度保持，注入到外延層51的表層部的各個N型雜質及P型雜質的離子被活性化，如圖IOG所示，根據注入的部位，分別形成基體區域90、源極區域92、基體接觸區域93。此外，在外延層51的基層部形成原樣維持外延成長后的狀態的漏極區域91。接下來，將電阻加熱爐82內維持惰性氣氛，與圖5J所示的工序同樣地，降溫控制電阻加熱爐82(參照圖6)。通過導入該含氮、氧氣體的降溫控制，如圖10H所示，碳膜83與氣體中的氧反應而被氧化除去。然后，以相同流量向電阻加熱爐82內導入含氮、氧氣體，進而，例如，以130(TC保
持(第四溫度保持)加熱溫度200 240分鐘。由此，外延層51的表面52被氧化，如圖
101所示，形成覆蓋表面52整個區域的氮氧化硅膜(柵極絕緣膜94)。形成柵極絕緣膜94后，再次向電阻加熱爐82內導入惰性氣體(例如，NyAr等)，
并且加熱溫度控制為從130(TC下降到300°C。降溫后，將SiC基板42從電阻加熱爐82取出。接下來，如圖10J所示，利用CVD法，從外延層51的上方堆積摻雜后的多晶硅材料84。然后，如圖10K所示，利用干蝕刻除去堆積的多晶硅材料84。由此，形成柵電極87。
接下來，如圖IOL所示，利用CVD法，在外延層51上層疊由Si(^構成的層間絕緣膜95。而且，如圖IOM所示，層間絕緣膜95及柵極絕緣膜94連續而圖案化，由此接觸孔96形成于層間絕緣膜95及柵極絕緣膜94。接下來，如圖10N所示，利用CVD法，堆積多晶硅材料直到填滿接觸孔96為止。之后，向堆積的多晶硅材料注入N型或P型雜質。此時的注入條件根據雜質的種類而不同，例如，加速能為10 100keV。由此，形成摻雜有高濃度雜質的多晶硅層97。接下來，利用濺射法、蒸鍍法等方法，在多晶硅層97的表面依次堆積Ti及TiN而形成中間層98。接著，利用濺射法、蒸鍍法等方法，在中間層98的表面堆積Al等金屬而形成金屬層99。由此，形成源極配線89。接下來，在SiC基板42的背面50形成漏電極74。之后，通過形成層間絕緣膜(未圖示)、源極焊盤46、柵極焊盤48等，得到圖9所示的半導體裝置86。如上所述，根據該半導體裝置86，與第一實施方式的半導體裝置1同樣，源極配線
89在與源極區域92及基體接觸區域93的接觸部分具有多晶硅層97，因此能夠使源極配線
89與作為高濃度的雜質區域的基體接觸區域93及源極區域92的兩者歐姆接合。因此，在半導體裝置86的制造時，與僅由A1等金屬構成的層直接與雜質區域接觸
的情況不同，可以省略在外延層51的表面52形成Ni層的工序，進而，可以省略將此種Ni
層硅化物化的工序。從而，能夠防止在外延層51的表面52產生碳層。其結果，能夠抑制源極配線89與外延層51之間的層剝離。從而，可以提高源極配
線89的連接可靠性。此外，進入接觸孔96而與漏極區域91、基體接觸區域93及源極區域92接觸的層 (多晶硅層97)由覆蓋性優良的多晶硅構成，因此能夠提高源極配線89的覆蓋性。其結果，能夠進一步提高源極配線89的連接可靠性。此外，由于多晶硅層97是以1019 1021011—3的高濃度摻雜了雜質的高濃度摻雜層，因此能夠降低源極配線89的電阻值。此外，在多晶硅層97與金屬層99之間設置由Ti層及TiN層的層疊構造構成的中間層98。含有Ti的材料對于多晶硅材料及金屬材料的任一個都具有優良的密接性。因此，能夠提高多晶硅層97與金屬層99的密接性。其結果，能夠進一步提高源極配線89的連接可靠性。而且，如圖11所示，與第二實施方式同樣，在該半導體裝置86中，將基體接觸區域 93形成在比源極區域92靠SiC基板42側(下方)，并通過設置貫通各個基體接觸區域56 的源極溝槽79，可以在源極溝槽79內使多晶硅層97與漏極區域91、基體接觸區域93及源極區域92接觸。由此，能夠達到與第二實施方式相同的作用效果。即，即使對源極-漏極間施加逆電壓，成為電流在基體二極管80 (利用基體區域90與漏極區域91的接合而形成的PN 二極管)流動的狀態，也能夠使電流優先地向比基體二極管80側靠異質外延結接合側流過。接下來，表示涉及利用了電阻加熱爐的SiC半導體裝置的制造方法的發明的實施方式。圖12是平面柵極型的半導體裝置的示意剖視圖。半導體裝置101具有平面柵極型VDM0SFET的晶胞配置成矩陣狀的構造。而且，圖 12中表示多個晶胞中的一部分。半導體裝置101具備構成半導體裝置101的基體的N+型的SiC基板102。 SiC基板 102的表面121層疊有由摻雜有比SiC基板102低濃度的N型雜質的SiC(Silicon Carbide : 碳化硅)構成的、N—型的外延層103。外延層103的表面131例如由SiC的(0001)面構成。
在外延層103形成有原樣維持了外延成長后的狀態的N—型的漏極區域104。
此外，在外延層103的表層部形成有P型的基體區域105。圖12中雖未圖示，但基體區域105空開一定的間隔而形成多個，他們呈相互平行，在同一方向(與圖12的紙面垂直的方向)上延伸，例如，配置為條狀、矩陣狀(行列狀)。而且，在相互相鄰的基體區域 105之間，漏極區域104露出。在基體區域105的表層部，距其周緣空開間隔地形成有N+型的源極區域106。
此外，在外延層103的表面131形成有跨過漏極區域104、基體區域105及源極區域106的柵極絕緣膜107。柵極絕緣膜107由Si02構成。而且，在柵極絕緣膜107上形成有由摻雜了高濃度N型雜質的多晶硅構成的柵電極108。柵電極108隔著柵極絕緣膜107與漏極區域104、基體區域105及源極區域106對置。在外延層103上層疊由Si02構成的層間絕緣膜109。在層間絕緣膜109上形成有源極配線111。源極配線111經由形成于層間絕緣膜109的接觸孔110而與基體區域105 及源極區域106電連接。柵極配線112經由形成于層間絕緣膜109的接觸孔(未圖示)而與柵電極108電連接。在SiC基板102的背面形成有漏電極113。將源極配線111接地，對漏電極113施加適當大小的正電壓，并控制柵電極108的
電位時，利用來自柵電極108的電場，能夠在基體區域105的與柵極絕緣膜107的界面附近
形成通道。由此，能夠使電流在源極配線111與漏電極113之間流過。圖13A 圖13L是說明圖12的半導體裝置的制造方法的示意剖視圖。首先，如圖13A所示，利用外延成長法，在SiC基板102的表面121形成外延層103。
此時、SiC基板102的成長主面(表面121)為(0001)面。由于SiC基板102的表面121為
(0001)面，由此在SiC基板102上通過外延成長而形成的外延層103也將(0001)面作為
主面而形成。因此，與SiC基板102的表面121平行的外延層103的表面131成為(0001)面。接下來，利用公知的光刻技術，在外延層103的表面131，在與應形成基體區域105 的區域對置的部分形成具有開口 115的光致抗蝕劑114。而且，從光致抗蝕劑114上向外延層103的表面131射入P型雜質的離子(例如，硼離子)。由此，如圖13B所示，P型雜質注入到從外延層103的開口 115露出的部分的表層部。接著，利用公知的光刻技術，在外延層103的表面131，在與應形成源極區域106的區域對置的部分形成具有開口 117的光致抗蝕劑116。而且，從光致抗蝕劑116上向外延層 103的表面131射入N型雜質的離子(例如，砷離子)。由此，如圖13C所示，N型雜質注入到從外延層103的開口 117露出的部分的表層部(比P型雜質的注入部位靠表面131側)。
雜質離子向外延層103的表層部注入后，如圖13D所示，外延層103的表面131整個區域形成有機材料膜118。有機材料膜118為含碳(碳素)的材料，例如，可以應用作為光致抗蝕劑使用的有機材料(例如，聚酰亞胺等)等。此種有機材料膜81例如使用旋涂機等來形成。形成有機材料膜118后，將SiC基板102裝入電阻加熱爐122。作為電阻加熱爐 122，只要是能夠確保設置被加熱體的電阻加熱爐122內的氣密性，并且能夠向電阻加熱爐 122內導入各種氣體的裝置即可，沒有特別限制，其加熱方式可以是直接加熱方式、間接加熱方式的任一個。
21
而且，在SiC基板102設置在電阻加熱爐122內的狀態下，向電阻加熱爐122內導入惰性氣體(例如，^、Ar等)，并且對電阻加熱爐122進行升溫控制(第一升溫控制)。
該第一升溫控制中，如圖6所示，加熱溫度控制為例如經過35 45分鐘從IO(TC 上升到IOO(TC，上升后，例如，以IOO(TC保持(第一溫度保持)加熱溫度5 IO分鐘。利用該升溫及溫度保持，有機材料膜118中碳以外的元素蒸發，如圖13E所示，有機材料膜118 改性為碳膜119。因此，外延層103的表面131的整個區域被碳膜119覆蓋。
接著，將電阻加熱爐122內原樣保持惰性氣氛，進一步升溫控制(第二升溫控制) 電阻加熱爐122。該第二升溫控制中，如圖6所示，加熱溫度控制為例如經過30 60分鐘從IOO(TC 上升到160(TC。上升后，例如以160(TC保持(第二溫度保持)加熱溫度5 IO分鐘。通過該升溫及溫度保持，注入到外延層103的表層部的N型雜質及P型雜質的離子被活性化，如圖13F所示，在外延層103的表層部形成基體區域105及源極區域106。此外，在外延層 103的基層部形成與基體區域105分離且原樣維持外延成長后的狀態的漏極區域104。
接下來，將電阻加熱爐122內原樣維持為惰性氣氛，電阻加熱爐122被降溫控制。
降溫控制中，如圖6所示，加熱溫度被限制(降溫限制)為例如經過15 30分鐘從160(TC下降到1300°C。降溫后，將加熱溫度保持(第三溫度保持)在130(TC狀態下，例如向電阻加熱爐122內導入含氧氣體5 IO分鐘。通過含氧氣體的導入，如圖13G所示，碳膜119與含氧氣體中的氧反應而被氧化除去。其中，作為導入到電阻加熱爐122內的含氧氣體，優選使用含氧及氮的氣體，具體來說，可以使用含有NO( —氧化氮)、N20( —氧化二氮)等氣體。然后，向電阻加熱爐122內導入含氧氣體，進而，例如，以130(TC將加熱溫度保持 (第四溫度保持)200 240分鐘。由此，外延層103的表面131被氧化，如圖13H所示，形成覆蓋表面131整個區域的氧化膜120。形成氧化膜120后，再次向電阻加熱爐122內導入惰性氣體(例如，K、Ar等)，并且加熱溫度控制為從130(TC下降到300°C。降溫后，將SiC基板102從電阻加熱爐122取出。接下來，利用濺射法，使導電材料成膜。而且，利用公知的光刻及蝕刻技術，將導電材料圖案化，如圖131所示，在氧化膜120上形成柵電極108。然后，如圖13J所示，利用CVD(Chemical V即or D印osition :化學氣相成長)法，在外延層103上層疊層間絕緣膜109。而且，利用公知的光刻技術及蝕刻技術，如圖13K所示，在層間絕緣膜109及氧化
膜120形成接觸孔110。氧化膜120的殘存的部分成為柵極絕緣膜107。接下來，利用濺射法，在外延層103上使導電材料成膜。導電材料填滿接觸孔110
且以在層間絕緣膜109上形成薄膜的方式附著(堆積)。而且，利用公知的光刻技術及蝕
刻技術，將層間絕緣膜109上的導電材料圖案化。由此，如圖13L所示，形成源極配線111。
此外，形成與柵電極108電連接的柵極配線112。進而，在SiC基板102的背面形成漏電極
113。經過以上的工序，得到圖12所示的半導體裝置101。根據上述的制造方法，在形成有機材料膜118后，利用電阻加熱爐122的第一升溫控制，加熱電阻加熱爐122內的有機材料膜118而改性為碳膜119，在外延層103的表面131 形成碳膜119。形成碳膜119后，將電阻加熱爐122內原樣維持為惰性氣氛，利用電阻加熱爐122 的第二升溫控制，加熱外延層103，從而外延層103內的N型雜質及P型雜質的離子被活性化。而且，將電阻加熱爐122內原樣維持為惰性狀態下，執行降溫控制(例如，從 160(TC向130(TC降溫)。然后，在以130(TC保持(第三溫度保持)加熱溫度的狀態下，導入含氧氣體例如5 10分鐘。由此，碳膜119被氧化除去，外延層103的表面131露出。
除去碳膜119后，接下來向電阻加熱爐122內導入含氧氣體，同時溫度保持(第四溫度保持)電阻加熱爐122，從而露出的表面131被氧化而形成氧化膜120。
在用于離子活性的加熱(第二升溫控制)之前，在外延層103的表面131形成碳膜119，因此外延層103的加熱時，能夠防止從表面131脫Si。因此，能夠抑制外延層103 的表面131的皸裂，并能夠維持表面131的平坦性。其結果，能夠使外延層103與柵極絕緣膜107的界面光滑，因此能夠提高半導體裝置101的通道移動度。進而，能夠在一個電阻加熱爐122內連續進行由如下工序構成的四個工序，即對有機材料膜118進行加熱而改性為碳膜119的工序(第一升溫控制)、對外延層103進行加熱而使離子活性化的工序(第二升溫控制)、利用含氧氣體將碳膜119氧化除去的工序 (降溫限制控制及第三溫度保持)及使SiC層的表面氧化而形成氧化膜的工序(第四溫度保持)。因為不另外需要用于除去碳膜的裝置等，能夠抑制裝置成本的增加。并且，因為使用電阻加熱爐122，所以能夠精密且簡單地執行第一升溫控制、第二升溫控制、降溫限制控制及第三溫度保持、以及第四溫度保持。此外，形成氧化膜120的外延層103的表面131為(0001)面，且導入加熱爐內的含氧氣體為含有氧及氮的氣體。例如，在利用02氣體、H20氣體(水蒸氣)及N20氣體，使SiC層的(0001)面氧化
而形成氧化膜的情況下，具有該SiC層的MOSFET的通道移動度例如分別為1 5cm7V *s、
5 15cm7V s及15 25cm2/V s， N20氣體的情況下通道移動度最好。而且，在該實施方式的半導體裝置101中，利用NO氣體或^0氣體使外延層103的
(0001)面(表面131)氧化而形成氧化膜120，因此能夠進一步提高半導體裝置101的通道
移動度。
實施例下面，基于實施例及比較例來說明本發明，但本發明并非由下述的實施例來限定。
實施例1 首先，在晶片狀的SiC基板(Cree社制)的Si面，使SiC結晶成長，形成由SiC構成的外延層。接下來，從外延層的表面(Si面)將N型雜質以30 200keV的加速能多級注入。由此，在外延層的表層部形成N型的雜質區域(濃度le20cm—3)。
接下來，利用CVD法，在外延層的表面形成由Si02構成的絕緣膜。接下來，在絕緣膜上形成接觸孔，以使上述雜質區域露出。接下來，利用CVD法，通過在接觸孔內堆積多晶硅材料，形成多晶硅層，并得到接觸配線。
比較例1 到形成接觸孔的工序為止，進行與實施例1同樣的工序。形成接觸孔后，利用濺射法，將鎳堆積到接觸孔內。接下來，進行100(TC的熱處理，對鎳進行硅化物化而得到硅化鎳層。最后，利用濺射法，在硅化鎳層上堆積鋁而形成鋁層，從而得到接觸配線。
1)由掃描型電子顯微鏡(Scanning Electron Microscope :SEM)進行的攝影
使用掃描型電子顯微鏡對由實施例1及比較例1形成的接觸配線來掃描電子線。并對由電子線掃描檢測出的信息進行圖像處理而得到SEM圖像。圖14(圖14(a):實施例 1、圖14(b):比較例1)表示得到的SEM圖像。
2)有無層剝離通過識別圖14(a) (b)所示的SEM圖像，確認接觸配線中有無層剝離。根據圖14(a)可知，多晶硅層與雜質區域密接，多晶硅層對于雜質區域能夠良好
地接觸。由此可知，在實施例1中，接觸配線與雜質區域之間形成歐姆接合，能夠提高接觸
配線的連接可靠性。另一方面，根據圖14(b)可知，硅化鎳層與雜質區域之間產生空孔，明確他們之間
的層剝離。即確認了接觸配線與雜質區域之間產生接觸不良。以上，說明了本發明的實施方式，但本發明也可由其他的方式來實施。例如，也可采用顛倒了半導體裝置1、41、85、86的各半導體部分的導電型的結構。
即，半導體裝置1中，也可是P型的部分為N型，N型的部分為P型。此外，半導體裝置1中，具有多晶硅層的接觸配線也可僅為源極配線17及漏極配線23之一。此外，半導體裝置41、85、86中，也可將具有多晶硅層的接觸配線應用于漏電極 74。此外，也可采用將SiC基板2、42的表面21、49及背面22、50的結晶面翻轉的結構。艮卩，SiC基板2、42中，也可是表面21、49為C面，背面22、50為Si面。此外，在前述的實施方式中，本發明的接觸配線由溝槽柵極型MOSFET的源極配線
17， 69及漏極配線23的形式及平面柵極型VDMOSFET的源極配線89的形式來表示，但例如
也可適用于二極管、閘流晶體管、雙極性晶體管的與雜質區域接觸的配線的形式。本發明的實施方式只不過是用于明確本發明的技術的內容所用的具體例，本發明
不應限定于這些具體例來解釋，本發明的精神及范圍僅由權利要求的范圍來限定。本申請對應于2008年12月25日向日本專利廳提出的特愿2008-330317號、2008
年12月26日向日本專利廳提出的特愿2008-334480號及2009年12月24日向日本專利
廳提出的特愿2009-293361號，并將上述申請的全部公開引用到此處。
權利要求
一種半導體裝置，其中，包括由SiC構成的半導體層；通過在所述半導體層中摻雜雜質而形成的雜質區域；形成于所述半導體層上，并與所述雜質區域接觸的接觸配線，所述接觸配線與所述雜質區域接觸的接觸部分具有多晶硅層，在所述多晶硅層上具有金屬層。
2. 根據權利要求l所述的半導體裝置，其中，包括從所述半導體層的表面挖下的柵極溝槽；在所述半導體層中形成于所述柵極溝槽的側方的第一導電型的基體區域；形成于所述柵極溝槽的內面上的柵極絕緣膜；經由所述柵極絕緣膜而埋設于所述柵極溝槽的柵電極，所述雜質區域為在所述基體區域的表層部中與所述柵極溝槽相鄰地形成的第二導電型的源極區域，所述接觸配線為與所述源極區域接觸的源極配線。
3. 根據權利要求l所述的半導體裝置，其中，包括形成于所述半導體層的表層部的第一導電型的基體區域；形成在所述半導體層的表面上的柵極絕緣膜；形成在所述柵極絕緣膜上，且隔著所述柵極絕緣膜而與所述基體區域對置的柵電極，所述雜質區域為在所述基體區域的表層部形成的第二導電型的源極區域，所述接觸配線為與所述源極區域接觸的源極配線。
4. 根據權利要求l所述的半導體裝置，其中，所述多晶硅層為摻雜有1019 1021cm—3的濃度的雜質的高濃度摻雜層。
5. 根據權利要求l所述的半導體裝置，其中，所述多晶硅層與所述金屬層之間設置含有鈦的層。
6. 根據權利要求5所述的半導體裝置，其中，所述金屬層具有含A1的層，所述含有鈦的層具有從所述多晶硅層側起依次層疊Ti層及TiN層的構造。
7. 根據權利要求l所述的半導體裝置，其中，所述多晶硅層中摻雜有從B、 P、 Al、 N構成的組中選擇的至少一種導電性雜質。
全文摘要
本發明提供一種半導體裝置，其包括由SiC構成的半導體層；通過在所述半導體層中摻雜雜質而形成的雜質區域；形成于所述半導體層上，并與所述雜質區域接觸的接觸配線，所述接觸配線與所述雜質區域接觸的接觸部分具有多晶硅層，在所述多晶硅層上具有金屬層。
文檔編號H01L29/78GK101764160SQ20091026215
公開日2010年6月30日申請日期2009年12月25日優先權日2008年12月25日
發明者中野佑紀申請人:羅姆股份有限公司

完整全部詳細技術資料下載