具有肖特基勢壘二極管的集成電路結構的制作方法

專利名稱：具有肖特基勢壘二極管的集成電路結構的制作方法
技術領域：
本申請要求了美國臨時專利申請(序列號61/062,75，2008年1月30日)的優先 權，并在此處被引用。本發明涉及集成電路，尤其是一種具有肖特基勢壘二極管的半導體裝置。
背景技術：
肖特基二極管具有開關速度快和正向壓降低的優點，廣泛應用于高頻范圍的低 功率整流器或探測器電路。將基于硅的肖特基二極管集成到CMOS射頻集成電路(RFIC) 中能夠提高高頻性能，降低生產成本和芯片尺寸，尤其是在無源RFID芯片中裝配直流電 壓發生器時。典型地，肖特基二極管包括一個連接到摻雜半導體層的金屬層，肖特基勢 壘形成于金屬層和半導體層的交界處。通過在半導體襯底中的肖特基勢壘周圍設置一個ρ 型保護環改善了擊穿電壓。傳統的ρ型保護環與肖特基勢壘分開一段選擇的距離，或者 與肖特基勢壘的一部分接觸。然而，傳統的肖特基勢壘二極管顯出在反向偏壓下的泄露 電流比理想的要高，導致更高的功耗，限制了在RFID、電荷泵等中的電路應用。

發明內容
按照本發明的一個方面，一個集成電路結構包括半導體襯底，形成于半導體襯 底中的第一傳導型阱區，形成于所述第一阱區之上且具有內層部分和外層部分的金屬硅 化物層，和形成于所述阱區之上且包圍金屬硅化物層的具有與第一傳導型相反的第二傳 導型的保護環。金屬硅化物層的外層部分延伸到與保護環的內緣部分重疊，而肖特基勢 壘形成于金屬硅化物層的內層部分與阱區的交界處。導電觸點與金屬硅化物層的內層部 分和外層部分接觸。按照本發明的另一個方面，一種集成電路結構包括具有第一區域和兩個通 過隔離區相互分離的第二區域的半導體襯底，形成于半導體襯底中的第一傳導型阱區， 形成于第一區域內的第一阱區之上且具有內層部分和外層部分的金屬硅化物層，形成于 第一區域內的阱區之上包圍金屬硅化物層的具有和第一傳導型相反的第二傳導型的保護 環。肖特基勢壘形成于金屬硅化物層的內層部分與阱區的交界處。金屬硅化物層的外層 部分延伸到與保護環的內緣部分重疊。兩個第一傳導型擴散區分別形成于兩個第二區域 的所述阱區。導電接觸結構包括一個與金屬硅化物層的內層部分和外層部分接觸的第 一導電觸點，兩個分別與所述兩個擴散區接觸的第二導電觸點。附圖簡要說明參照下述附圖通過對優選實例的詳細描述，前面提及的本發明的對象、特征和 優點將變得很明顯，其中

圖1說明肖特基勢壘二極管的一個典型實施例的橫斷面圖；圖2說明肖特基勢壘二極管的另一個典型實施例的俯視圖；圖3說明肖特基勢壘二極管的導電接觸結構的一個典型實施例的俯視圖。
實施例的詳細描述本公開實施例提供了一種具有肖特基勢壘二極管的半導體器件，其中肖特基勢 壘二極管具有導電接觸結構，能夠降低接觸電阻和減少泄露電流。應當了解，下述公開提供了許多完成本發明不同特征的不同實施例。下面描述 了組成部分和配置的具體例子以簡要說明本發明。當然，這些僅僅是例子，不具有限制 性。例如，下述描述中，在第二特征之上形成第一特征可以包括第一和第二特征以直接 接觸方式形成的實例，也可以包括在第一和第二特征之間形成附加特征的實例，這時第 一和第二特征可能不形成直接接觸。此外，本發明可能在各個不同例子中重復標號和/ 或字母。這種重復只是為了簡單清晰，而不是本質上規定討論的各個不同實施例和/或 配置之間的關系。參考圖1，示出了肖特基勢壘二極管的一個實施例的橫斷面圖。襯底10包括形 成肖特基勢壘二極管20的一個陽極電極的第一區域1 (陽極區)，和形成肖特基勢壘二極 管20的兩個陰極電極的兩個第二區域2 (陰極區)。通過隔離區域22將第一區域1和第 二區域2限定并相互隔離。襯底10是一個由半導體材料形成的半導體襯底，例如，硅或其他III族，IV族， 和/或者V族元素。襯底10包括一個N型深阱區(DNW) 12和形成于N型深阱區12中 的N型阱區(NW)14。如圖2所示，實施例中的N型深阱區12是可選的，在圖2中被省 略掉。N型阱區14由于具有相對低的雜質濃度，經常被稱為高壓N型阱區(HVNW)。 眾所周知，η型阱區是通過在襯底中摻入η型雜質形成的，例如磷和/或者砷。或者，
η型阱區可以通過在襯底上外延一個半導體層，然后摻入雜質而形成。在典型實例中，η 型阱區的雜質濃度大約在1Ε15/立方厘米和1Ε18/立方厘米之間，盡管更高或者更低的雜 質濃度也是適用的。在第一區域1內的N型阱區14上形成的金屬硅化物層18作為肖特基勢壘二極 管20的一個陽極電極。由于N型阱區14具有相對低的雜質濃度的部分原因，肖特基勢 壘形成于金屬硅化物層18和N型阱區14的交界處。在一個實施例中，金屬硅化物層18 是鈷硅化物，盡管也可以使用其他金屬硅化物，例如鈦硅化物、鉭硅化物、鎢硅化物、 鉬金硅化物和其化合物。或者，金屬硅化物層也可由其他合適的材料代替以形成肖特基 勢壘，例如純金屬，金屬化合物和類似材料。根據要形成的肖特基勢壘的大小，可以選 擇具有不同功函數的金屬材料。例如，可以使用鎢(W)、鈦(Ti)、鉻(Cr)、銀(Ag)、 鈀(Pd)，或其他類似材料。金屬硅化物層18可能使用自對準硅化過程中形成，包括在 N型阱區14上選擇性地形成一個金屬層(沒有顯示)，然后完成退火處理使金屬和下層的 硅化物反應。金屬層最好在硅化過程中被完全消耗，雖然在退火處理后可能會殘留部分 金屬未反應。ρ型區域16在第一區域1內的N型阱區14中形成一個環(請參考圖3的俯視 圖)。P型區域16在說明書中也被稱為ρ型環16。ρ型環16鄰近肖特基勢壘，包圍金 屬硅化物層18。P型環16的內緣與金屬硅化物層18的外層部分18b接觸，具有向下延 伸與金屬硅化物層18的外層部分18b重疊的部分。因此，金屬硅化物層18的內層部分 18a在肖特基勢壘之上，外層部分18b在ρ型環16之上。ρ型環16的外緣與淺溝隔離區 域(STI) 22物理接觸。ρ型環16的雜質濃度處于典型范圍內，大約在1Ε16/立方厘米和1E18/立方厘米之間。隔離區域22形成于N型阱區14內，環繞ρ型環16。在一個實施例中，隔離區 域22是淺溝隔離(STI)區域，因此在說明書中被稱為STI區域22。或者，隔離區域22 可以是通過例如，周知的阱區當地氧化硅(LOCOS)，形成的場氧化物區域，。兩個重摻雜的η型(N+)擴散區域24形成于區域2內的N型阱區14的表層，并 通過隔離區域22與ρ型環16相分離。兩個N+擴散區域24作為肖特基勢壘二極管20的 兩個陰極電極。在所述實施例中，重摻雜意味著雜質濃度大于約102°/立方厘米。然而， 本領域的技術人員認為，重摻雜是一個取決于具體的設備類型、技術代、最小特征尺寸 等的術語。因而，它意味著，這個術語可以依據被評價的技術而解釋，而不局限于所描 述的實例。導電接觸結構包括形成于合成襯底10上的中間介質(ILD)層26內的多元化金屬 觸點28a和28b。金屬觸點28a連接到肖特基勢壘之上的硅化物層18的第一部分18a和 ρ型環16的內緣之上的硅化物層18的第二部分18b。金屬觸點28b連接到N+擴散區域 24。金屬觸點的例子包括但不局限于鈦、鎢、鉭、鋁或銅。金屬觸點28a和28b將連 接到金屬層以連接到現有技術的其他元件。圖3圖示性地說明了圖1或2中結構的俯視圖。它顯示，ρ型環16形成一個環 包圍金屬硅化物層18，其中每個金屬觸點28a與金屬硅化物層18的第一部分18a和第二 部分18b接觸，因此每個金屬觸點28a同時連接到肖特基勢壘的一部分和ρ型環16的一 部分。圖1和2中的結構可以使用各種不同的方法形成。相應的流程步驟在下面簡單 闡述。在典型實施例中，設置P型襯底20，然后，通過摻雜于ρ型襯底20內形成深N 型阱區20和N型阱區14。接下來，形成淺溝槽隔離區域22，例如，通過蝕刻N型阱區 形成凹槽，然后在凹槽中注入電解質材料如氧化物。N+區域24和ρ型環16也是通過摻 雜在N型阱區14中形成。金屬硅化物層18可以通過自對準硅化工藝形成于陽極區域1 內的N型阱區14的表。盡管本發明是在它的優選實施例中討論的，但不意味著本發明嚴格局限于此處 公開的實施例。本領域的普通技術人員仍可以做出各種變型和修改而不脫離本發明的范 圍和精神。因此，本發明的范圍應該由下述的權利要求和等同物定義和保護。
權利要求
1.一種集成電路結構，包括半導體襯底；形成于半導體襯底中的第一傳導型阱區；形成于第一阱區之上并具有內層部分和外層部分的金屬硅化物層；形成于所述阱區之上并包圍金屬硅化物層的具有和第一傳導型相反的第二傳導型的 保護環，其中，金屬硅化物層的外層部分延伸到與保護環的內緣部分重疊，而肖特基勢 壘形成于金屬硅化物層的內層部分與所述阱區的交界處；與所述金屬硅化物層的內層部分和外層部分接觸的導電觸點。
2.根據權利要求1所述的集成電路結構，其中，所述導電觸點形成于所述肖特基勢壘 和所述保護環的內緣之上。
3.根據權利要求1所述的集成電路結構，其中，所述的金屬硅化物層包含鈷。
4.根據權利要求1所述的集成電路結構，其中，所述的阱區是η型阱區，所述的保護 環是ρ型環。
5.根據權利要求1所述的集成電路結構，進一步包括形成于所述阱區中并圍繞所述保 護環的隔離區域。
6.根據權利要求1所述的集成電路結構，進一步包括形成于半導體襯底中的深阱區， 其中所述阱區位于該深阱區之內。
7.根據權利要求6所述的集成電路結構，其中，所述的深阱區是η型深阱區，其雜質 濃度比所述阱區更高。
8.根據權利要求1所述的集成電路結構，其中，所述的半導體襯底是ρ型硅襯底。
9.一種集成電路結構，包括具有第一區域和兩個被隔離區相互分離的第二區域的半導體襯底；形成于所述半導體襯底中的第一傳導型阱區；形成于所述第一區域內的所述第一阱區上且具有內層部分和外層部分的金屬硅化物 層，其中，在金屬硅化物層的內層部分與阱區的交界處形成一肖特基勢壘；形成于第一區域內的所述阱區之上并包圍所述金屬硅化物層、具有和第一傳導型相 反的第二傳導型的保護環，其中，所述金屬硅化物層的外層部分延伸到與保護環的內緣 部分重疊；分別形成于所述兩個第二區域的所述阱區的兩個第一傳導型擴散區域；形成于所述半導體襯底之上的導電接觸結構，包括與金屬硅化物層的內層部分和 外層部分接觸的第一導電觸點和兩個分別與兩個擴散區域接觸的第二導電觸點。
10.根據權利要求9所述的集成電路結構，其中，所述的第一導電接觸點形成于所述 肖特基勢壘和所述保護環內緣之上。
11.根據權利要求9所述的集成電路結構，其中，所述的阱區是η型阱區，所述保護 環是ρ型環。
12.根據權利要求9所述的集成電路結構，其中，所述的隔離區域是形成于半導體襯 底中的淺溝槽隔離(STI)區域。
13.根據權利要求9所述的集成電路結構，進一步包括形成于所述半導體襯底中的深 阱區，其中，所述阱區位于該深阱區之內。
14.根據權利要求9所述的集成電路結構，其中，所述的金屬硅化物層作為所述肖特 基勢壘二極管的陽極電極，所述兩個擴散區域作為肖特基勢壘二極管的兩個陰極電極。
15.根據權利要求9所述的集成電路結構，其中，所述的半導體襯底是ρ型硅襯底。
全文摘要
本發明公開了一種具有肖特基勢壘二極管的集成電路結構，包括形成于n型阱區上的金屬硅化物層，形成于n型阱區上并包圍所述金屬硅化物層的p型保護環。所述金屬硅化物層的外層部分延伸到與所述保護環的內緣部分重疊，一肖特基勢壘形成于所述金屬硅化物層的內層部分與阱區的交界處。導電觸點與上述金屬硅化物層的內層部分和外層部分接觸。
文檔編號H01L29/872GK102013426SQ20091024694
公開日2011年4月13日 申請日期2009年12月7日 優先權日2008年12月8日
發明者劉醇明, 葉德強, 葉秉君, 柳瑞興 申請人:臺灣積體電路制造股份有限公司