鰭式晶體管結構及其制作方法

專利名稱：鰭式晶體管結構及其制作方法
技術領域：
本申請一般地涉及半導體器件領域，更為具體地，涉及一種鰭式晶體管結構及其 制作方法。
背景技術：
鰭式晶體管結構如FinFET由于其良好的截止性能、可擴展性以及與常規制造工 藝的兼容性而倍受關注。目前，常規的FinFET通常有兩類在絕緣體上硅(SOI)襯底上形 成的FinFET，以及在體Si材料襯底上形成的FinFET (體FinFET)。與在SOI襯底上形成的 FinFET相比，體FinFET具有眾多優點，如低成本、低體效應、低反向偏置效應、高熱傳送。參考文獻 l(Tai-su Park et al. ,"Body-tied triple-gate NMOSFETfabrication using bulk Si wafer", Solid-state Electronics 49 (2005)，377-383)中公開了一種利用 體Si晶片制作的體接觸三柵NM0SFET。該文章的圖1中示出了這種FET的透視圖，并且在 圖2中詳細圖示了制作這種FET的方法。如其中圖1和2(f)所示，多晶硅的柵電極橫跨鰭 (Fin)形成，Fin構成該半導體器件的溝道。但是，如圖2(f)中清楚所示，溝道下部被SiN 和SiO2所圍繞，從而柵電極無法對這一部分進行有效的控制。因而，即使在截止狀態下，通 過溝道下部也能夠在源/漏之間形成電流路徑，從而導致漏電流。參考文獻 2 (K. Okano et al. , "Process Integration Technology andDevice Characteristics of CMOS FinFET on Bulk Silicon Substrate withsub-10nm Fin Width and 20nm Gate Length”，IEDM 2005)中更為詳細的論述了這一問題。具體地，參照其中的 圖4，其中清楚示出了 Fin不同部位中的漏電流密度。可以看到，在溝道下部，漏電流密度為 溝道區的成百乃至上千倍。為了解決這種漏電流問題，如參考文獻2中所述，可以在溝道下部引入穿通阻擋 (PTS)結構，以便抑制漏電流。為了在溝道下部形成PTS結構，通常需要進行高能離子注入。 然而，這將會導致注入的摻雜物被注入到較大的范圍，并且溝道區的雜質濃度較高(參見 參考文獻2的圖5)。從而，這種結構將會具有大的結漏電流以及大的結電容。因此，需要一種新穎的結構和方法來形成鰭式晶體管，其在保持體接觸FinFET優 點的同時，能夠有效降低溝道下部的漏電流，而不會導致高結漏電流和高結電容。

發明內容
鑒于上述問題，本發明的目的在于提供一種鰭式晶體管結構及其制作方法，該鰭 式晶體管結構在保持體接觸結構的優點同時，還能夠減小漏電流。根據本發明的一個方面，提供了一種鰭式晶體管結構，包括在半導體襯底上形成 的鰭，其中，該鰭中用作所述晶體管結構的溝道區的部位通過體半導體材料與襯底接觸，而 該鰭的其余部位通過絕緣體材料與襯底接觸。優選地，所述用作溝道區的部位位于該鰭式 晶體管結構的柵極區之下。優選地，所述體半導體材料可以包括Ge、SiGe, SiC和GaAs之一，所述絕緣體材料可以包括3102或5士仏優選地，柵極區包括柵電極，該柵電極通過柵極絕緣層與鰭相交。進一步優選地， 柵極絕緣層可以包括Si02、SiON、或高k材料，柵電極可以包括多晶硅柵電極或金屬柵電極。 進一步優選地，金屬柵電極可以包括TiN、TiAIN、或TaN。根據本發明的另一方面，提供了一種制作鰭式晶體管結構的方法，包括在襯底上 形成鰭，其中，在該鰭中將充當晶體管結構的溝道區的部位與襯底之間形成體半導體材料， 而在該鰭的其余部位與襯底之間形成絕緣體材料；以及以上述形成有鰭的襯底為基礎，制 作晶體管結構。優選地，在襯底上形成鰭的步驟包括在所述襯底上依次形成所述體半導體材料 的層、鰭主體材料的層；將所述體半導體材料的層和所述鰭主體材料的層構圖為與將要形 成的鰭相對應的圖案；在襯底包括所形成的圖案上，形成刻蝕保護層；對所述刻蝕保護層 進行構圖，使得該刻蝕保護層留在將要形成的柵極區相對應的部位處，而不存在于其余部 位處；對經過上述處理的襯底進行選擇性刻蝕，以去除所述其余部位處位于鰭主體材料層 之下的所述體半導體材料；以所述絕緣體材料填充所述鰭主體材料層之下的通過上述選擇 性刻蝕而導致的空間；以及去除所述刻蝕保護層。優選地，所述體半導體材料可以包括Ge、SiGe, SiC和GaAs之一，以及所述鰭主體 材料可以包括Si。優選地，所述絕緣體材料可以包括SW2或SiN,所述刻蝕保護層可以包 括 SiNo優選地，以形成有鰭的襯底為基礎制作晶體管結構的步驟包括在形成有鰭的襯 底上形成緩沖層；在緩沖層上形成阻擋層；在阻擋層上形成隔離層，并對該隔離層進行化 學機械拋光，直至露出阻擋層；去除鰭頂部的阻擋層，并去除一部分隔離層使隔離層凹入； 對鰭兩側的阻擋層以及阻擋層兩側的一部分隔離層進行刻蝕；對露出的緩沖層位于與將要 形成的柵極區相對應的部位進行刻蝕，以露出鰭主體；在露出的鰭主體上形成柵極絕緣層； 以及在與將要形成的柵極區相對應的位置形成柵電極。優選地，所述緩沖層可以包括SiO2,所述阻擋層可以包括SiN，所述隔離層可以包 括 SiO2。優選地，柵極絕緣層可以包括Si02、SiON、或高k材料，柵電極可以包括多晶硅柵電 極或金屬柵電極。進一步優選地，金屬柵電極可以包括TiN、TiAIN、或TaN。在根據本發明的鰭式晶體管結構中，溝道區通過體材料如Ge、SiGe, SiC或GaAs 與襯底接觸，從而形成體接觸結構。這確保了本發明的鰭式晶體管結構能夠保持體接觸 FinFET的優點。另外，鰭的其他部位通過絕緣體與襯底接觸，從而形成類似于SOI的結構， 這有效減小了漏電流。由于在本發明中并不使用類似于PST的手段(需要使用高摻雜)，因 而無需擔心由于高摻雜導致的高結漏電流和高結電容。


通過以下參照附圖對本發明實施例的描述，本發明的上述以及其他目的、特征和 優點將更為清楚，在附圖中圖1 3示出了根據本發明實施例的制作方法流程中的中間結構圖，其中各圖中 (a)為透視圖，(b)為截面圖4 6示出了根據本發明實施例的制作方法流程中的中間結構圖，其中各圖中 (a)為透視圖，(b)為沿A-A'線的截面圖，(c)為沿B-B'線的截面圖；圖7示出了根據本發明實施例的鰭結構圖，其中圖7(a)為透視圖，圖7(b)為沿 A-A'線的截面圖，圖7(c)為B-B'線的截面圖；以及圖8 15示出了根據本發明實施例的以上述鰭結構為基礎制作鰭式晶體管結構 的流程中各階段的結構圖，其中各圖中(a)為透視圖，(b)為沿A-A'線的截面圖，(c)為沿 B-B'線的截面圖，圖15(d)為沿C-C'線的截面圖。
具體實施例方式以下，通過附圖中示出的具體實施例來描述本發明。但是應該理解，這些描述只是 示例性的，而并非要限制本發明的范圍。此外，在以下說明中，省略了對公知結構和技術的 描述，以避免不必要地混淆本發明的概念。在附圖中示出了根據本發明實施例的半導體器件的各種結構圖及截面圖。這些圖 并非是按比例繪制的，其中為了清楚的目的，放大了某些細節，并且可能省略了某些細節。 圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際 中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外 設計具有不同形狀、大小、相對位置的區域/層。根據本發明的實施例，提供了一種新穎的鰭(Fin)結構及其形成方法。該鰭的溝 道區通過體半導體材料與襯底接觸，其余部位則通過絕緣體材料與襯底接觸。結果，對于溝 道區而言，其位于體材料之上，從而具有如同體FinFET —樣的優點；而對于其余部位而言， 則位于絕緣體之上，如同形成在SOI襯底上的FinFET —樣，可以大大減小漏電流。圖1示出了根據本發明實施例的制作方法流程中的中間結構圖，其中圖1(a)為透 視圖，圖1(b)為截面圖。如圖1所示，在半導體基板1001上依次形成溝道區體接觸層1002以及鰭主體層 1003。這里，半導體基板1001以及溝道區體接觸層1002、鰭主體層1003優選地均由體半 導體材料構成。例如，半導體基板1001/溝道區體接觸層1002/鰭主體層1003的疊層可以 是(體)Si/(體)Ge/(體)Si的結構。當然，本領域技術人員也可以想到其他不同的材料 組合。例如，可選地，可以使用SiGe、SiC和GaAs之一來形成所述溝道區體接觸層1002。圖2示出了根據本發明實施例的制作方法流程中的中間結構圖，其中圖2 (a)為透 視圖，圖2(b)為截面圖。如圖2所示，對圖1所示的結構進行構圖，例如通過掩模曝光、刻蝕等技術手段，使 得溝道區體接觸層1002和鰭主體層1003成形為與將要形成的Fin對應的形狀。圖3示出了根據本發明實施例的制作方法流程中的中間結構圖，其中圖3 (a)為透 視圖，圖3(b)為截面圖。如圖3所示，在圖2所示的結構上形成一刻蝕保護層1004，例如可以通過化學氣相 沉積(CVD)來實現。這一刻蝕保護層1004用來在隨后對溝道區體接觸層1002進行刻蝕時 保護溝道區下部的溝道區體接觸層1002不被去除。因此，該刻蝕保護層1004的材料應該 選擇為能夠經受對溝道區體接觸層1002進行刻蝕時使用的刻蝕劑。例如，可以選擇SiN材 料來形成該刻蝕保護層1004。
圖4示出了根據本發明實施例的制作方法流程中的中間結構圖，其中圖4 (a)為透 視圖，圖4(b)為沿圖4(a)中A-A'線的截面圖，圖4(c)為沿圖4(a)中B-B'線的截面圖。如圖4所示，對于圖3中所形成的刻蝕保護層1004進行構圖(例如，通過光刻)， 使得該層留在與將要形成的柵極區相對應的部位處，以便保護處于溝道區下部的溝道區體 接觸層1002。圖5示出了根據本發明實施例的制作方法流程中的中間結構圖，其中圖5 (a)為透 視圖，圖5(b)為沿A-A'線的截面圖，圖5(c)為B-B'線的截面圖(為了清楚起見，這里并 沒有示出A-A'線、B-B'線，它們與圖4所示相同，以下各圖均類似)。如圖5所示，對圖4中的結構進行選擇性刻蝕。具體地，利用對溝道區體接觸層 1002以及鰭主體層1003具有選擇性刻蝕作用的刻蝕劑，這種刻蝕劑可以刻蝕溝道區體接 觸層1002，而不會對鰭主體層1003造成影響(或者影響很小乃至可以忽略)。而由于刻蝕 保護層1004，位于溝道區下部的溝道區體接觸層1002得以保留(參見圖5(b))；而在其余 部位處，溝道區體接觸層1002已被去除(參見圖5(c))。圖6示出了根據本發明實施例的制作方法流程中的中間結構圖，其中圖6 (a)為透 視圖，圖6(b)為沿A-A'線的截面圖，圖6(c)為B-B'線的截面圖。如圖6所示，對圖5中鰭主體層1003之下由于選擇性刻蝕而導致的空隙，以絕緣 體材料1005進行填充。這種絕緣體材料例如可以SiO2或51仏填充例如可以通過如下方 式完成在圖5所示的結構上沉積絕緣體材料，然后利用反應離子刻蝕(RIE)進行回蝕。圖7示出了根據本發明實施例的鰭結構圖，其中圖7(a)為透視圖，圖7(b)為沿 A-A'線的截面圖，圖7(c)為B-B'線的截面圖。如圖7所示，對于圖6中的結構，例如通過選擇性刻蝕，去除殘留的刻蝕保護層 1004，從而最終得到根據本發明的鰭結構。在該鰭結構中，鰭主體層1003在溝道區通過溝 道區體接觸層1002 (由體半導體材料如Ge、SiGe、SiC或GaAs形成)與襯底1001接觸(參 見圖7(b))。即，在溝道區形成了體接觸。另外，在其他部位處，鰭主體層1003則通過絕緣 體材料1005與襯底接觸(參見圖7(c))，從而形成類似SOI的結構。以上描述的是形成根據本發明的鰭結構的一個實施例。本領域普通技術人員可以 設計其他方法來形成這種鰭結構。在如上所述在襯底上形成了鰭結構之后，可以有多種方式來接著形成各種鰭式晶 體管結構。下面，僅以其中一種為例來進行說明，以便本領域的技術人員能夠更好地理解本 發明。圖8 15示出了根據本發明實施例的以上述鰭結構為基礎制作鰭式晶體管結構 的流程中各階段的結構圖，其中各圖中(a)為透視圖，(b)為沿A-A'線的截面圖，(c)為 B-B'線的截面圖。如圖8所示，在圖7所示的形成有鰭的襯底上形成(例如，沉積)緩沖層1006。該 緩沖層1006例如可以由SiO2材料形成。之后，如圖9所示，在緩沖層1006繼續形成(例 如，沉積)阻擋層1007。該阻擋層1007例如可以由SiN材料形成。然后，如圖10所示，在 所得到的結構上沉積隔離層1008。該隔離層1008例如可以由SW2形成。優選地，對沉積 的隔離層1008進行化學機械拋光(CMP)，直至露出阻擋層1007。隨后，如圖11所示，對位于鰭頂部的阻擋層1007進行選擇性刻蝕，去除這一部分的阻擋層1007。另外，去除一部分的隔離層1008使隔離層1008凹入。接著，如圖12所示， 進一步刻蝕鰭兩側的阻擋層1007及部分隔離層1008，以更多地露出鰭結構。隨后，如圖13 所示，在與將要形成的柵極區相對應的部位，刻蝕掉緩沖層1006，以露出鰭主體層1003(這 部分鰭主體層1003對應于溝道區)。然后，如圖14所示，在露出的鰭主體層1003上形成柵極絕緣層1009。該柵極絕 緣層1009例如可以由Si02、SiON或高k材料形成。接著，如圖15所示，形成柵電極1010。 該柵電極1010橫跨鰭，通過柵極絕緣層1009與鰭主體層1003相交。柵電極1010可以為 多晶硅柵電極，或者可以為金屬柵電極如TiN、TiAlN, TaN等。在形成柵電極之后，可以通過離子注入等對源/漏極區進行摻雜，從而最終形成 根據本發明實施例的晶體管結構。這種源/漏極區與本發明的主旨并無太大關聯，在此不 再贅述。圖15(d)中示出了最終得到的晶體管結構沿C-C'線的截面圖。可以清楚地看到， 鰭主體層1003位于柵電極1010之下的部位(對應于溝道區)通過溝道區體接觸層1002 與襯底1001形成體接觸。該溝道區體接觸層1002周圍被絕緣體1005所包圍，從而可以切 斷漏電流的路徑，并因此大大減小了溝道區下部的漏電流。盡管以上實施例中以圖15中所示的晶體管結構為例來進行說明，但是本領域技 術人員應當認識到，以根據本發明的鰭結構為基礎，可以制作出多種鰭式晶體管結構，如雙 柵FinFET、三柵FinFET等，而不僅限于圖15中所示的結構。在以上的描述中，對于各層的構圖、刻蝕等技術細節并沒有做出詳細的說明。但 是本領域技術人員應當理解，可以通過現有技術中的各種手段，來形成所需形狀的層、區域 等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法并不完全相 同的方法。以上參照本發明的實施例對本發明予以了說明。但是，這些實施例僅僅是為了說 明的目的，而并非為了限制本發明的范圍。本發明的范圍由所附權利要求及其等價物限定。 不脫離本發明的范圍，本領域技術人員可以做出多種替換和修改，這些替換和修改都應落 在本發明的范圍之內。
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權利要求
1.一種鰭式晶體管結構，包括在半導體襯底上形成的鰭，其中，該鰭中用作所述晶體管結構的溝道區的部位通過體半導體材料與襯底接觸，而 該鰭的其余部位通過絕緣體材料與襯底接觸。
2.如權利要求1所述的鰭式晶體管結構，其中，所述用作溝道區的部位位于該鰭式晶 體管結構的柵極區之下。
3.如權利要求1或2所述的鰭式晶體管結構，其中，所述體半導體材料包括Ge、SiGe, SiC 禾口 GaAs 之一。
4.如權利要求1或2所述的鰭式晶體管結構，其中，所述絕緣體材料包括SiO2或SiN。
5.如權利要求2所述的鰭式晶體管結構，其中，柵極區包括柵電極，該柵電極通過柵極 絕緣層與鰭相交。
6.如權利要求5所述的鰭式晶體管結構，其中，柵極絕緣層包括Si02、SiON、或高k材料。
7.如權利要求5或6所述的鰭式晶體管結構，其中，柵電極包括多晶硅柵電極或金屬柵 電極。
8.如權利要求7所述的鰭式晶體管結構，其中，所述金屬柵電極包括TiN、TiAlN、或TaN。
9.一種制作鰭式晶體管結構的方法，包括在襯底上形成鰭，其中，在該鰭中將充當晶體管結構的溝道區的部位與襯底之間形成 體半導體材料，而在該鰭的其余部位與襯底之間形成絕緣體材料；以及 以上述形成有鰭的襯底為基礎，制作晶體管結構。
10.如權利要求9所述的方法，其中，在襯底上形成鰭的步驟包括 在所述襯底上依次形成所述體半導體材料的層、鰭主體材料的層；將所述體半導體材料的層和所述鰭主體材料的層構圖為與將要形成的鰭相對應的圖案；在襯底包括所形成的圖案上，形成刻蝕保護層；對所述刻蝕保護層進行構圖，使得該刻蝕保護層留在將要形成的柵極區相對應的部位 處，而不存在于其余部位處；對經過上述處理的襯底進行選擇性刻蝕，以去除所述其余部位處位于鰭主體材料層之 下的所述體半導體材料；以所述絕緣體材料填充所述鰭主體材料層之下的通過上述選擇性刻蝕而導致的空間；以及去除所述刻蝕保護層。
11.如權利要求10所述的方法，其中，所述體半導體材料包括Ge、SiGe、SiC和GaAs之 一，以及所述鰭主體材料包括Si。
12.如權利要求10所述的方法，其中，所述絕緣體材料包括SiO2或SiN。
13.如權利要求10所述的方法，其中，所述刻蝕保護層包括SiN。
14.如權利要求9所述的方法，其中，以形成有鰭的襯底為基礎制作晶體管結構的步驟 包括在形成有鰭的襯底上形成緩沖層；在緩沖層上形成阻擋層；在阻擋層上形成隔離層，并對該隔離層進行化學機械拋光，直至露出阻擋層；去除鰭頂部的阻擋層，并去除一部分隔離層使隔離層凹入；對鰭兩側的阻擋層以及阻擋層兩側的一部分隔離層進行刻蝕；對露出的緩沖層位于與將要形成的柵極區相對應的部位進行刻蝕，以露出鰭主體；在露出的鰭主體上形成柵極絕緣層；以及在與將要形成的柵極區相對應的位置形成柵電極。
15.如權利要求14所述的方法，其中，所述緩沖層包括Si02。
16.如權利要求14所述的方法，其中，所述阻擋層包括SiN。
17.如權利要求14所述的方法，其中，所述隔離層包括Si02。
18.如權利要求14所述的方法，其中，所述柵極絕緣層包括Si02、SiON、或高k材料。
19.如權利要求14所述的方法，其中，所述柵電極包括多晶硅柵電極或金屬柵電極。
20.如權利要求19所述的方法，其中，所述金屬柵電極包括TiN、TiAlN、或TaN。
全文摘要
本申請公開了一種鰭式晶體管結構及其制作方法。該鰭式晶體管結構包括在半導體襯底上形成的鰭，其中，該鰭中用作所述晶體管結構的溝道區的部位通過體半導體材料與襯底接觸，而該鰭的其余部位通過絕緣體材料與襯底接觸。根據本發明的鰭式晶體管結構，既能保持體接觸結構的優點，又能減小漏電流。
文檔編號H01L21/336GK102104069SQ200910242768
公開日2011年6月22日 申請日期2009年12月16日 優先權日2009年12月16日
發明者尹海洲, 朱慧瓏, 駱志炯 申請人:中國科學院微電子研究所