專利名稱：一種超低寄生esd保護器件的制作方法
技術領域：
本發明涉及半導體集成芯片的保護電路，特別是指一種在不改變工藝條件的情況 下，利用多晶硅二極管進行電荷泄放的超低寄生ESD保護器件。
背景技術：
在集成電路IC芯片的制造工藝和最終的系統應用中，都會出現不同程度的靜電 放電Electrostatic Discharge (ESD)的事件。靜電放電是在一個集成電路浮接的情況下， 大量的電荷從外向內灌入集成電路的瞬時過程，整個過程大約耗時100ns 200ns。此外， 在集成電路放電時會產生數百甚至數千伏的等效高壓，這會擊穿集成電路中的輸入級的柵 氧化層。隨著集成電路中的MOS管的尺寸越來越小，柵氧化層的厚度越來越薄，在O. 13um 工藝時僅有2. 6nm。在這種趨勢下，使用高性能的靜電防護器件來泄放靜電電荷以保護柵極 氧化層不受損害是十分必需的。 靜電放電現象的模式主要有人體放電模式(HBM)、機械放電模式(匪)、器件充電 模式(CDM)及國際電工委員會模型(IEC)四種。對一般集成電路產品來說，通常要經過人 體放電模式，機械放電模式以及器件充電模式的測試。為了能承受如此高的靜電放電電壓， 集成電路產品通常必須使用具有高性能、高耐受力的靜電放電保護器件。為了達成保護芯 片抵御靜電襲擊的目的，通常采用普通的N+P(或P+N) 二極管，柵極接地的MOS管(ggM0S) 或者可控硅silicon controlledrectifier(SCR)器件作為ESD保護器件。
對于微弱小信號檢測系統中的低噪聲運算放大器，需要超低寄生的ESD保護，而 現有的ESD保護器件是直接基于襯底進行P區和N區的注入形成的，此種結構無一例外的 引入了極大的寄生電容和寄生電阻。寄生電容將耦合來自襯底的各種噪聲，淹沒從輸入端 獲取的微弱小信號；寄生電阻則引入了不確定的輸入阻抗匹配問題，使原本精心設計的高 性能低噪聲放大器的性能喪失殆盡。如圖1所示，現有的ESD電路保護系統在電路正常工 作時，ESD器件處于斷開狀態，信號從PAD12送入內部系統。當ESD信號通過PAD 12進入 芯片，則ESD保護器件11開啟，進行靜電泄放，只要ESD開啟足夠及時，泄放足夠快，則芯片 不會受到損壞。然而，從圖1中可以發現寄生電容13和寄生電阻14的存在。在微弱小信 號檢測系統中，寄生電容13將會耦合來自襯底的噪聲，而寄生電阻14則會影響阻抗匹配， 在高頻及射頻電子系統中，如果PAD 12和內部電路輸入級沒有良好的阻抗匹配，則可能使 輸入信號發生部分反射，甚至全反射，以至于輸入信號不能送入內部系統。
傳統的ESD保護器件，泄放能力各有優劣，但都與襯底聯通，形成的寄生電容不可 避免的將襯底噪聲耦合到內部芯片中，而形成的寄生電阻會在高頻時影響電路的阻抗匹配 特性。傳統的ESD器件保護的模型雖然有人做過研究，被稱為襯底電阻工程，但因為襯底電 阻的參數提取至今尚未解決，不能準確的提供給電路設計者，因此想利用傳統的ESD保護 器件去保護IC芯片(特別是高頻芯片)，效果欠佳。如果噪聲和阻抗匹配問題嚴重的話，甚 至會使設計卓越的芯片性能受到極大影響。
發明內容
針對上述問題，本發明的主要目的在于提供一種新型的超低寄生ESD保護器件， 其僅存在超低寄生電容與寄生電阻，并可保證優越的泄放能力。 為達到上述目的，本發明所提供的一種超低寄生ESD保護器件，其特征在于包括 一P型襯底，所述P型襯底上形成場氧化層，所述場氧化層上為多晶硅層，所述多晶硅層上 的一端為P+注入區，另一端為N+注入區，中間是本征區，在所述P+注入區和N+注入區上 間隔設置有多個接觸孔。 上述本發明的技術方案中，所述本征區為直線形。 所述P+注入區和N+注入區以網格的方式交替注入構成，形成弓形的所述本征區。 所述場氧化層以淺槽隔離法形成。 所述本征區上方設置有一自對準金屬硅化物阻擋層。
本發明還提供了另一技術方案一種超低寄生ESD保護器件，其特征在于包括多個 單個超低寄生ESD保護器件，各所述單個超低寄生ESD保護器件并聯連接，各所述單個超低寄 生ESD保護器件的P型襯底連通為一個整體，在所述P型襯底上形成各所述單個超低寄生ESD 保護器件的場氧化層，各所述場氧化層上為多晶硅層，各所述多晶硅層的一端為P+注入區，另 一端為N+注入區，中間是本征區，在各所述P+注入區和N+注入區上間隔設置有多個接觸孔。
每一所述單個超低寄生ESD保護器件的P+注入區和N+注入區以網格的方式交替 注入構成，形成弓形的所述本征區；每一所述單個超低寄生ESD保護器件按照弓形的接觸 線相互交叉并聯，形成插指狀連接結構。
所述場氧化層以淺槽隔離法形成。
所述本征區上方設置有一 自對準金屬硅化物阻擋層。 采用上述技術方案，本發明由于多晶硅層通過淺槽隔離(STI)形成能將P型襯底 近似完全隔離的場氧化層，因此可認為與襯底的寄生電容可近似忽略。而電路正常工作時 二極管處于反向偏置狀態，擴散電容可忽略，只有勢壘電容，因此寄生電容掛氏。其次，本發 明的P+注入區和N+注入區由于是重摻雜，因此寄生電阻很小，相比本征區可忽略，所以具 有寄生電阻超低的特點。再則，本發明盡量減小本征區的寬度，使整個ESD保護器件的串聯 電阻足夠小，可保證優越的泄放能力。不引入新的工藝，不需要使用更多的掩膜版，因此對 整個芯片的成本不會造成任何負面影響。
圖1是現有的ESD保護器件的系統原理圖 圖2是本發明二極管ESD保護器件剖面圖 圖3是圖2的等效電路符號圖 圖4是本發明二極管ESD保護器件俯視圖 圖5是本發明新型二極管ESD保護器件俯視圖 圖6是本發明結合插指結構的新型二極管ESD保護器件俯視圖
具體實施例方式
現舉以下實施例并結合附圖對本發明的結構及功效進行詳細說明。
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本發明是通過在襯底上設置場氧化層，再在場氧化層上淀積多晶硅，然后分別進 行P+和N+注入，形成多晶硅二極管，進行靜電泄放。 如圖2所示，本發明包括P型襯底(PSUB)21， P型襯底21上用淺槽隔離(STI)法 形成場氧化層22，在場氧化層22上淀積有一薄層多晶硅層(圖中未示)，再在多晶硅層上 進行？+和N+注入，構成由P+注入區23、本征區24和N+注入區25組成的多晶硅層，形成 多晶硅二極管型的ESD保護器件。其中P+注入區23位于場氧化層22的一端，N+注入區 25位于另一端，中間是無摻雜的本征區24。本征區24的設置，是在版圖上在P+注入區23 和N+注入區25之間留出些許間距，即將圖4中的P+注入區23和N+注入區25在繪制時 留出間隙。本征區24也可以不設置，但在實際制造中由于版圖的修正(trimming)，會自然 形成一個無摻雜的本征區24，經后續高溫工藝后，P+注入區23和N+注入區25會將雜質擴 散到本征區24，形成低摻雜區。由于P+和N+注入的工藝是本領域的成熟技藝，故在此不予 詳述。 本發明由于將多晶硅層設置在用淺槽隔離(STI)法形成的場氧化層22上，與P型 襯底21近似完全隔離，因此可認為與襯底的寄生電容近似忽略。而電路正常工作時二極 管處于反向偏置狀態，擴散電容可忽略，只有勢壘電容，因此整個寄生電容可以足夠小(在 200fF以下)。 而對于寄生電阻而言，無摻雜的本征區24寄生電阻較大，因此需要盡量減小本征 區24的寬度，使整個多晶硅二極管ESD保護器件的串聯電阻足夠小，保證良好的泄放能力。 而P+注入區23和N+注入區25由于是重摻雜，寄生電容很小，相比本征區24，可忽略。
該器件的等效電路符號圖如圖3所示，其中二極管的P區為P+注入區23，而N區 為N+注入區25。 下面列舉本發明的實施例進行具體說明。
實施例1 : 如圖4所示，為本發明第一種實施形式所提供的超低寄生ESD保護器件，其包括設 置在場氧化層(圖中未示)上的P+注入區23，N+注入區25，無摻雜的本征區24，以及間隔 設置在P+注入區23和N+注入區25上的多個接觸孔26，接觸孔26是物理上將P+區和淀 積到該區域的金屬或金屬化合物連接起來的通道。P+注入區23和N+注入區25的寬度設 置為最小寬度，寬度分別設置為選定工藝的P+注入區最小寬度和N+注入區最小寬度。取 決于版圖的設計規則，比如SMICO. 18um工藝是0. 43um。本征區24位于P+注入區23和N+ 注入區25之間，形狀為直線型的，其寬度設置盡量小，甚至可以為零。接觸孔26設置在靠 近本征區24的地方，各接觸孔26之間的距離按照選定工藝接觸孔(contanct)的最小間距 來設置。選定工藝接觸孔(contanct)的最小間距取決于版圖的設計規則，比如SMICO. 18um 工藝是O. 3um。接觸孔26的數量盡可能多。P+注入區23和N+注入區25的寬度設置及接 觸孔26的設置均采用本領域的現有工藝。本實施例與現有ESD保護器件在結構上的差異 在于P+注入區23和N+注入區25是設置在場氧化層上的多晶硅中，而不是直接設置在P 型襯底表面層。另外本實施例還包括一自對準金屬硅化物阻擋(Salicide block)層27， 其作用是保證二極管電流的均勻性和器件特性，有效的增大二極管的結面積。如果沒有該 層，則自對準金屬硅化物由于深亞微米的要求，默認注入到有源區和柵區，降低這些區域的 寄生電阻，但帶來的副作用就是電流大部分集中從硅化物區域通過，電流均勻性無法保證，同時該二極管的器件特性可能會發生變化。自對準金屬硅化物阻擋(Salicide block)層 27設置在本征區24上方，其寬度設置大于最小寬度限制，并盡量靠近接觸孔26。
實施例2 : 如圖5所示，為本發明第二種實施形式所提供的超低寄生ESD保護器件，其與第一 實施例一樣包括設置在場氧化層(圖中未示)上的P+注入區23， N+注入區25，無摻雜的 本征區24和間隔設置在P+注入區23和N+注入區25上的多個接觸孔26。本實施例與第 一實施例不同的是，本實施例的本征區24采用新型的版圖設計，其形狀不是直線形的，而 是使P+注入區23和N+注入區25以網格的方式交替注入構成，形成弓形的本征區24。采 用弓形的本征區24，可以增加P區與N區的接觸線的長度，加大PN結的結面積。PN結的結 面積越大，形成的泄放通路便越多，從而提高ESD保護器件的泄放能力。弓形的接觸線最大 可以加大一倍的結面積。 在本實施例中，構成本征區24的網格設置為正方形，邊長大于選定工藝的最小尺 寸，取決于版圖的設計規則，比如SMIC 0. 18um工藝，最小尺寸是0.5um。自對準金屬硅化物 阻擋(Salicide block)層27的設置工藝也是本領域的公知技術，在此不予贅述。
實施例3 : 如圖6所示，為本發明第三種實施形式所提供的超低寄生ESD保護器件，其采用多 個實施例2的單個超低寄生ESD保護器件進行并聯，本實施例的P型襯底連通為一個整體， 在P型襯底上每個單個超低寄生ESD保護器件按照弓形的接觸線相互交叉并聯，形成插指 狀的ESD保護器件。本實施例同樣包括設置在場氧化層(圖中未示)上的？+注入區23^+ 注入區25，無摻雜的本征區24，接觸孔26，自對準金屬硅化物阻擋(Salicideblock)層27， 連接P+注入區的金屬層(metal) 28和連接N+注入區的金屬層(metal) 29。并聯的單個超 低寄生ESD保護器件的數量根據泄放指標的要求來設置，數量太少會導致不能及時泄放， 太多則會占用更多的版圖面積，引入更多的寄生電容。考慮到電流均勻性，并聯單元的寬度 從兩邊到中間略微遞增。以保證電流均勻分布，使所有多晶硅二極管盡量同時開啟。所有 連接P+注入區23的插指通過金屬層28連接，所有連接N+注入區25的插指通過金屬29 連接。 通過實驗得知，本發明所提供的ESD保護器件產生的寄生電容小于200fF，而傳統 的ESD保護器件的寄生電容大于300fF，通常是450fF。 本發明所提供的ESD保護器件與傳統的CMOS工藝兼容。采用新型多晶硅二極管 技術，與襯底完全隔離，可以在很大程度上消除寄生電容、寄生電阻給射頻、模擬電路設計 帶來的困擾，為電路中的后續模塊提供優質的輸入信號。本發明采用二極管泄放通路，工作 機理簡單，給電路設計者提供了更多的可控性。同時，通過新型的版圖設計，也可以提供更 好的泄放能力。
權利要求
一種超低寄生ESD保護器件，其特征在于包括一P型襯底，所述P型襯底上形成場氧化層，所述場氧化層上為多晶硅層，所述多晶硅層上的一端為P+注入區，另一端為N+注入區，中間是本征區，在所述P+注入區和N+注入區上間隔設置有多個接觸孔。
2. 如權利要求1所述的一種超低寄生ESD保護器件，其特征在于所述本征區為直線形。
3. 如權利要求1所述的一種超低寄生ESD保護器件，其特征在于所述？+注入區和^ 注入區以網格的方式交替注入構成，形成弓形的所述本征區。
4. 如權利要求1或2或3所述的一種超低寄生ESD保護器件，其特征在于所述場氧 化層以淺槽隔離法形成。
5. 如權利要求1或2或3所述的一種超低寄生ESD保護器件，其特征在于所述本征 區上方設置有一自對準金屬硅化物阻擋層。
6. 如權利要求4所述的一種超低寄生ESD保護器件，其特征在于在所述本征區上方 設置有一 自對準金屬硅化物阻擋層。
7. —種超低寄生ESD保護器件，其特征在于包括多個單個超低寄生ESD保護器件，各 所述單個超低寄生ESD保護器件并聯連接，各所述單個超低寄生ESD保護器件的P型襯底 連通為一個整體，在所述P型襯底上形成各所述單個超低寄生ESD保護器件的場氧化層，各 所述場氧化層上為多晶硅層，各所述多晶硅層的一端為P+注入區，另一端為N+注入區，中 間是本征區，在各所述P+注入區和N+注入區上間隔設置有多個接觸孔。
8. 如權利要求7所述的一種超低寄生ESD保護器件，其特征在于每一所述單個超低 寄生ESD保護器件的P+注入區和N+注入區以網格的方式交替注入構成，形成弓形的所述 本征區；每一所述單個超低寄生ESD保護器件按照弓形的接觸線相互交叉并聯，形成插指 狀連接結構。
9. 如權利要求7或8所述的一種超低寄生ESD保護器件，其特征在于所述場氧化層 以淺槽隔離法形成。
10. 如權利要求7或8所述的一種超低寄生ESD保護器件，其特征在于所述本征區上 方設置有一 自對準金屬硅化物阻擋層。
全文摘要
本發明涉及一種超低寄生ESD保護器件，其包括一P型襯底，所述P型襯底上形成場氧化層，所述場氧化層上為多晶硅層，所述多晶硅層上的一端為P+注入區，另一端為N+注入區，中間是本征區，在所述P+注入區和N+注入區上間隔設置有多個接觸孔。因此本發明具有寄生電容超低，寄生電阻超低的特點，并可保證優越的泄放能力。
文檔編號H01L29/868GK101719489SQ20091024151
公開日2010年6月2日 申請日期2009年11月25日 優先權日2009年11月25日
發明者俞波, 張興, 張鋼剛, 王源, 賈嵩, 黃鵬 申請人:北京大學