制造半導體元件的方法

專利名稱：制造半導體元件的方法
技術領域：
本發明涉及一種制造半導體元件的方法，特別是涉及一種形成金屬氧
化半導體元件(metal-oxide-semiconductor device)的制造方法。
背景技術：
在集成電路中，金屬氧化半導體元件(MOS devices)是基本的結構元件。 在習知的MOS元件中，閘電極常常包括摻雜有P型或N型雜質的多晶硅， 而其是利用例如離子植入或熱擴散的摻雜操作。圖1是現有習知的具有一 閘電極的金屬氧化半導體元件。在一典型的制造方法中，在形成一包含閘 介電質4以及多晶珪閘電極6的閘極疊層(或稱為閘極堆疊)后，進行植 入以摻雜雜質。.植入一般包括形成高摻雜的源極與漏極區的植入，以及形 成深源極與漏極區(deep source and drain regions)的植入。
一些MOS元件，例如具有多晶硅閘電極的元件，呈現出一種載子空乏 效應(carrier depletion effect),也稱為多晶空乏效應(poly depletion effect)或多晶珪空乏現象(polys il icon d印letion)。當一施加的電場由 靠近閘介電質4的閘電極6趕走載子時，發生多晶空乏效應而形成一空乏 區。在摻雜有n型的多晶硅中，空乏層包含離子化不可移動的供體位置 (ionized non-mobile donor sites)。 而在摻雜有n型的多晶珪中,空乏 區包含了離子4匕不可牙多動的受體"f立置(ionized non-mobile acceptor sites)。空乏效應增加了有效閘介電質厚度，并使其更難在半導體表面建 立一反轉層(inversion layer)。
典型地，所植入的雜質在閘電極6的上部具有高摻雜濃度，而在接近 于閘介電質4的閘電極6之下部區域8，雜質濃度是^f氐的。閘電極6與間 介電質4間的介面區域的低雜質濃度將增加多晶空乏效應的可能性。
圖2是一種試圖解決多晶空乏問題的中間步驟。在基材10上形成閘介 電質層12之后，在閘介電質層12上形成多晶硅層14。多晶硅層14在其形 成過程中，是以p型或n型雜質進行原位摻雜(in-situ doped)。假設一 p 型雜質是原位摻雜，移除N型金屬氧化半導體區(NM0S region )16中多晶 硅層14的一部分，而露出下方的閘介電質層12，此時P型金屬氧化半導體 區(PM0S region) 18中多晶硅層14的一部分留下未被移除。在后續步驟中， 如圖3所示，在NM0S區16中，以n型雜質原位摻雜形成多晶硅層20。在 后續步驟中，接著圖案化多晶硅層14及20而形成閘極疊層。藉由原位摻雜雜質，介面區域將具有高的雜質濃度，且解決多晶硅空乏問題。
然而，由脂0S區16移除多晶硅層14,將造成下方閘介電質層12的頂 部被移除，因此造成閘介電質層12厚度的變異。最終的MOS元件中閘介電 質厚度的變異會對M0S元件性能產生不良影響。在先進的技術中，閘介電 質層12厚度降低至約15A或更低，閘介電質厚度的變異是4艮顯著的。因此， 需要一解決方案，以消除或至少減少其厚度的變異。

發明內容
藉由本發明的實施例，降低、解決或避免上述或其他問題，本發明提 供具有超淺接面(ultra-shallow junctions)的M0S元件，例如金屬氧4匕半 導體場效電晶體(MOSFETs)。
本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據 本發明提出的一種制造一半導體元件的方法，其包括以下步驟形成一閘 介電質層于一半導體基材上；形成一第一電極層于該閘介電質層上，該第 一電極層是未摻雜的；摻雜該第一電極層，該摻雜是至少一部分以原子層 摻雜進行；以及形成一第二電極層于該第一電極層上，該第二電極層是摻 雜的。
本發明的目的及解決其技術問題還可釆用以下技術措施進一步實現。 前述的方法，其還包括在該摻雜第一電極層之前，薄化該第一電極層。
前述的方法，其中所述的摻雜該第一電極層的步驟包括摻雜該第一電 極層為一第一導電型，且還包括摻雜該第一電極層為一第二導電型。
前述的方法，其中所述的摻雜該第一電極層為一第二導電型的步驟是 至少部分以原子層摻雜進行。
前述的方法，其中所述的第一電極層被摻雜為一第一導電型，且更包 括摻雜該第二電極層的一部分為一第二導電型；以及將被摻雜為該第二 導電型的該第二電極層的該部分移除。
前述的方法，其中所述的形成該第二電極層的步驟包括形成一未摻 雜層，以及以離子植入摻雜該未摻雜層。
本發明的目的及解決其技術問題還采用以下技術方案來實現。依據本 發明提出的一種制造半導體元件的方法，包括以下步驟形成一閘介電質 層于一半導體基材的一 P型金屬氧化半導體(PMOS)區以及一 N型金屬氧化 半導體(NMOS)區上；形成一第一電極層于該PM0S區以及該NM0S區的該閘 介電質層上，該第一電極層是未被摻雜；摻雜該第一電極層為一第一導電 型，該摻雜是至少部分以原子層摻雜進行；形成一第二電極層于該第一電 極層上；移除該NM0S區的該第二電極層；以及形成一第三電極層于該NM0S區的該第一電極層上。
本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。
前述的方法，其還包括形成一原子層于該PMOS區的該第二電極層上。
前述的方法，其中在該摻雜該第一電極層之前，移除該PMOS區中該第 一電極層的至少一部分。
前述的方法，其中所述的摻雜該第一電極層的步驟僅摻雜該NMOS區中 該第一電極層的一上部。
前述的方法，其還包括移除該NM0S區中該第一電極層的該摻雜的部分。
前述的方法，其還包括使用原子層摻雜，來摻雜該麗OS區的該第一 電極層為該第二導電型。 本發明的目的及解決其技術問題另外再采用以下技術方案來實現。依
據本發明提出的一種制造一半導體元件的方法，其包括以下步驟形成一
介電質層于一半導體基材的一第一區以及一第二區上；形成一第一含硅層
于該第一區以及該第二區的該介電質層上，該第一含硅層是未摻雜的；形
成一第一導電型的一原子層于該第一含硅層上；將該半導體基材退火；形 成一第二含硅層于該第一含硅層上；移除該第二區的該第二含硅層；以及
形成一第三含硅層于該第二區的該第一含硅層上。
本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。
前述的方法，其還包括在形成該第一含硅層上的該原子層之前，移 除該第一區中該第一含硅層的至少一部分。
前述的方法，其還包括形成一第二導電型的一原子層于該第二區的 該第一含硅層上，以及將該半導體基材退火。
前述的方法，其還包括在形成該第二導電型的該原子層前，移除該 第二區中該第 一含硅層的 一部分。
本發明與現有技術相比具有明顯的優點和有益效果。由以上技術方案 可知，本發明的主要技術內容如下根據本發明的一實施例，提供一種形成 一半導體元件的方法。形成一閘介電質層于一半導體基材上，然后形成一 未摻雜的第一電極層于該閘介電質層上。使用原子層摻雜技術，以摻雜該 第一電極層的至少一部分。之后，形成一第二電極層于該第一電極層上。
為達到上述目的，本發明提供了一種形成一半導體元件的方法。形成 一閘介電質層于一半導體基材的一 PM0S區以及一 NM0S區上，且形成一第 一未摻雜的電極層于該PM0S區以及該NM0S區的該閘介電質層上。使用原 子層摻雜技術，使該第一電極層摻雜成為一第一導電型。形成一第二電極 層于該PM0S區的該第一電極層上，以及形成一第三電極層于該NM0S區的 該第一電極層上。固0S區的第一電極層可以使用例如植入或擴散而被摻雜。另外，為達到上述目的，根據本發明的再一實施例，提供一種形成一半 導體元件的方法。形成一介電質層于一半導體基材的一第一區以及一第二 區上，以及形成一第一含硅層于該介電質上。形成一第一導電型的一原子 層于該第一含硅層上，且進行退火以將第一導電型的原子擴散進入第一含 硅層。之后，形成一第二含硅層于摻雜有第一導電型的第一區中的該第一 含硅層上，以及形成一第三含硅層于摻雜有第二導電型的該第 一含^ 圭層上。
上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的 技術手段，而可依照說明書的內容予以實施，并且為了讓本發明的上述和 其他目的、特征和優點能夠更明顯易懂，以下特舉較佳實施例，并配合附 圖，詳細說明如下。


圖1是現有習知的金屬氧化半導體元件的示意圖，其中是以植入方式 在閘電極導入雜質。
圖2、圖3是制造現有習知的PMOS及NMOS元件的中間步驟的剖視示意 圖，其中閘電極原位^皮摻雜。
圖4-圖11是形成半導體元件的一方法的各式中間工藝步驟的剖3見示意圖。
圖12及圖13是形成半導體元件的另一方法的各式中間工藝步驟的剖 視示意圖。
圖14-圖20是形成半導體元件的再一方法的各式中間工藝步驟的剖朝L 示意圖。
圖21-圖24是形成半導體元件的又一方法的各式中間工藝步驟的剖視 示意圖。
圖25-圖27是形成半導體元件的又再一方法的各式中間工藝步驟的剖 3見示意圖。
圖28是根據本發明一實施例的使用閘極疊層而制造的PMOSFET以及
翻SFET。
402:基材404:閘介電質層
406:第一含硅層408:絕緣結構
410: PMOS主動區412: NMOS主動區
602:原子層702: P型擴散層
802:第二含硅層1002:第三含硅層
1202: n型原子層1302: n型擴散層
1402: p型原子層1502: p型擴散層
1602:第二含硅層1702: n型原子層1802n型擴散層1902第三含硅層
2102第二含硅層2202植入遮罩
2302植入遮罩2402n型擴散層
2502遮罩2602n型原子層
2604第三含硅層2702n型原子層
2702PMOS電晶體2704NMOS電晶體
2706閘極疊層2712閘介電質層
2714閘電極層2716源極/漏極區
2718間隔件
具體實施例方式
以下將詳細討論目前較佳實施例的制造及4吏用。然而，應察知本發明 提供許多可實施的發明觀念，其可以在特定文字外被廣泛地實施。所討論 的特定的實施例僅是以特定的方式說明如何制造及使用本發明，而非限制 本發明。
以說明的目的，本發明的實施例是以文字揭露形成一多晶硅層于一介 電質層上，使其得以使用在形成一多晶硅閘電極中。可是使用其他實施例 形成其他包括電容、電阻或其相似的結構。
圖4-圖11是根據本發明一實施例的具有較低空乏面積(depletion area)的閘電極的形成方法。首先參照圖4，其顯示具有一閘介電質層404 的基材402以及形成在其上的第一含硅層406。基材402較佳為一摻雜或未 摻雜的硅基材，但可以使用其他代替的材料，例如鍺、石英、藍寶石、以 及玻璃。或者，硅基材可以是絕緣層上覆硅(SOI)基材的一主動層或是形成 在一塊珪層(bulk silicon layer)上之諸如硅-鍺層之類的多層結構。
絕緣結構408定義一 PMOS主動區410以及一 NMOS主動區412。絕緣結 構408可4吏用淺渠溝隔離(shallow trench isolation)工藝(或稱為制禾呈) 形成，例如包括蝕刻渠溝至深度為約2， 000 A (埃)至約6， 000 A (埃)范 圍，以及藉由化學氣相沉積(CVD)將介電材料填入渠溝。介電材料可例如為 氧化硅。也可以使用其他絕緣結構類型，例如場氧化物區(field oxide region)。可以進行離子植入以建立n型及/或P型阱區(well region)(未 圖示)在介于絕緣結構408之間的基材402中。
一實施例中，閘介電質層404包含氧化硅，其可以使用任何適當的閘 介電質工藝而形成，例如熱氧化(thermal oxidation)、 氮J匕作用 (nitridation)、賊鍍(sputter deposition)或化學氣相沉積。在一實施 例中，閘介電質層404可由氧化珪(silicon oxide)、氮氧化硅(silicon oxynitride)、高介電系數(permittivity, high-k) 的閘介電質、或其組合或其相似物所形成，且具有厚度約為6 A至18 A范圍。適當的高-介電 材料包括氧化鋁(A1203)、氧化鉿(IV) (Hf02)、氮氧鉿(HfON)、鉿硅酸鹽 (HfSiO》、氧化鋯(IV) (Zr02)、氮氧鋯(ZrON)、硅酸鋯(ZrSi(U 、氧化釔(Y203)、 氧化鑭0^203)、氧化鈰(CeO》、二氧化鈦0102)、以及氧化鉭(Ta205)。可以 使用其他材料、工藝及厚度。
形成在閘介電質層404上的第一含硅層406可例如為一多晶硅層或非 晶硅層。制造方法包括有例如低壓化學氣相沉積(LPCVD)、電漿輔助化學氣 相沉積法(PECVD)等化學氣相沉積方法以及其類似的方法。前驅物較佳包括 有例如硅烷的含硅氣體。在一示范性實施例中，工藝條件包括一硅烷氣流 介于約50 sccm至約1000 sccm之間，溫度介于約500。C至650。C之間，以 及環境壓力介于約0. ltorr至約100 torr之間。在另一實施例中，第一含 硅層406包括硅鍺，其可經由在含硅氣體之外進一步導入例如GeH4的含鍺 氣體進入環境中而形成。第一含硅層406較佳是未被摻雜的。第一含硅層 406的厚度較佳是介于約30 A至約300 A之間。
圖5是由PMOS主動區(PMOS active region) 410移除第一含石圭層406 的一部分。在一示范性實施例中，形成一光刻膠(或稱為光阻)(未圖示) 以遮蔽NMOS主動區(NMOS active region) 412。然后執行定時干蝕刻，例 如，藉由使用如HBr的蝕刻劑，僅移除在PMOS主動區410中的第一含硅層 406的一部分。應理解的是，第一含硅層406所剩余的層保護其下的閘介 電質層404,使其避免在蝕刻工藝中受損。在一實施例中，PMOS主動區410 中第一含硅層406的剩余層厚度介于約20 A至約200 A之間。
之后，如圖6所示，根據本發明一實施例，在第一含硅層406上形成 原子層602。較佳是利用一原子層摻雜成長工藝。在如圖6所示的一實施例 中，首先摻雜PMOS主動區410中的第一含硅層406, P型原子的原子層可 以使用一反應腔體在大氣壓下或減壓下，以例如H2/N2、 N2/He、 H2/He或其 相似物為攜帶氣體，以及B2H6或其相似物為前驅物在溫度介于約200。C至約 600。C下而形成。
圖7是根據本發明的一實施例的原子層602擴散進入第一含硅層 406 (見圖6)，因此而形成P型擴散層702。可以使用退火(anneal)以進行 擴散，例如快速熱退火(RTA)、瞬間退火(spike anneal)、雷射退火(laser anneal)、快速加熱退火(flash anneal)或其相似方法。在一實施例中，在 溫度介于約IOO(TC至約135(TC之間進^f亍退火約0. 001秒至約30秒。
如圖7所示，原子層602的原子的擴散較佳是造成PMOS主動區410中 的第一含硅層406完全擴散。然而，因PMOS主動區410中第一含硅層被薄 化或減少，但是NMOS主動區412中的第一含硅層406并未完全擴散。反之， NMOS主動區412在第一含硅層406的未摻雜層上具有P型擴散區702。值得注意的是，為了增加第一含硅406中摻雜物的濃度到所要求的量， 上述參照圖6及圖7的工藝可以重復多次。
請參照圖8，第二含硅層802為趁覆式形成。第二含硅層802較佳包括 多晶硅、非晶硅或硅鍺。除了原位摻雜P型雜質之外，以類似于第一含硅 層406的方法來形成第二含硅層802。較佳為摻雜例如硼及或石典之P型雜質 至濃度介于約5E20/cm3至約5E21/cm3之間。在一示范性實施例中，P型雜 質之摻雜是藉由同時導入含硅前驅物以及含有雜質的工藝氣體(如B2H6)進 入環境中而完成。第二含硅層802之厚度較佳是介于約500 A至約2, 500 A 之間。或者，可以才直入方式摻雜第二含硅層802。
圖9繪示由NMOS主動區412中移除第二含硅層802 ，其可藉由形成一 光刻膠(未圖示)覆蓋在PMOS主動區410上，然后蝕刻NMOS主動區412中 第二含硅層802之一部分。
參照圖10，第三含珪層1002是M式形成。第三含珪層1002較佳包 括多晶硅、非晶硅或硅鍺。除了在其原本的位置摻雜N型雜質而非P型雜 質之外，第三含硅層1002之形成是類似于第二含硅層802的形成。較佳是 摻雜例如磷或砷之N型雜質至濃度介于約5E20/cm3至約5E21/cm3之間。 在一示范性實施例中，N型雜質之摻雜是藉由同時導入含珪前驅物以及包含 雜質的工藝氣體(例如PH3)進入環境中而完成。第三含珪層1002之厚度較 佳為介于約500 A至約2,500 A之間，但更佳為類似于第二含珪層802的 厚度。或者，可以使用植入方式摻雜第三含硅層1002。
圖11繪示由PMOS主動區410移除第三含硅層1002,其可藉由形成光 刻膠(未圖示)覆蓋于NMOS主動區412上，然后蝕刻PMOS主動區410中第 三含硅層1002的一部分而完成。
之后，可以進行完成制造半導體元件的工藝。例如，形成一電晶體， 可以圖案化圖11所示的各個層而形成漏極/源極區域。可以使用任何適當 的工藝及/或結構。
圖12及圖13圖是根據本發明一實施例的制造具有較^f氐空乏面積的閘 電極的另一方法。圖12及圖13 4叚設一類似于圖9所示的起始結構，其中 相同的標號表示相同的元件。因此，圖12繪示，在形成第三含硅層1002 之前，在NMOS主動區412中的第一含珪層406上方，以及在PMOS主動區 410中的第二含硅層802上方，形成n型原子層1202。
例如，可于一反應腔體中，在大氣壓下或減壓下，以如HJN2、 N2/He、 H2/He或其相似物為攜帶氣體，以PH3、 AsH3或其相似物為前驅物，在溫度介 于約20(TC至約60(TC下形成n型原子層1202。再一次，第三含^5圭層1002 是形成在n型原子層1202上方。
然后，如圖13所示，由PMOS主動區410中移除第三含硅層1002以及n型原子層1202。可以藉由形成一光刻膠(未圖示)覆蓋于NM0S主動區412 上，然后蝕刻PM0S主動區410中的第三含硅層1002以及n型原子層1202， 而自PM0S主動區410移除第三含石圭層1002以及n型原子層1202。
n型原子層1202 (見圖12)可以藉由退火工藝，例如快速熱回火、瞬間 退火、雷射退火、快速加熱退火或其相似方法，而擴散進入NMOS主動區412 中的第一含硅層406。在一實施例中，在溫度介于約IOO(TC至約1350。C下 進行退火0. 001秒至約30秒。因為退火工藝，第一含硅層406變成n型擴 散層1302。應注意的是，可以在PMOS主動區410中移除第三含硅層1002 之前或之后進行退火。
之后，可以進行工藝以完成制造半導體元件。例如，形成一電晶體， 可以圖案化圖13所示的各個層而形成漏極/源極區域。可以使用任何適當 的工藝及/或結構。
圖14-圖20繪示根據本發明另一實施例的制造具有P爭低空乏面積的閘 電極的另一方法。圖14-圖20繪示的方法是假設使用一類似于圖4所示的 起始結構，其中相同的標號表示相同的元件。
請參照圖14，在PMOS主動區410以及NMOS主動區412的第一含珪層 406上形成p型原子層1402。相對于以上所討論的實施例，其中是第一含 珪層406在PMOS主動區410中被薄化，而本實施例則是在PMOS主動區410 以及NMOS主動區412中留下相似厚度的第一含硅層406。 P型原子層可以 在一反應腔體中，在大氣壓下或減壓下，以一例如H2/N2、 N2/He、 H2/He或 其相似物為攜帶氣體，以及BA或其相似物為前驅物，在溫度介于約200。C 至約60(TC下形成。
圖15繪示根據本發明一實施例的p型原子層1502 (見圖14)擴散進入 第一含硅層406 (見圖14)，因此形成p型擴散層1502。可以使用例如快速 熱回火、瞬間退火、雷射退火、快速加熱退火或其相似方法的退火進行擴 散。在一實施例中，在溫度介于IOO(TC至約1350。C下進行退火0. 001秒至 約30秒。如圖15所示，p型原子層1402的原子的擴散較佳造成第一含硅 層406完全擴散在PMOS主動區410以及NMOS主動區412之中。
值得注意的是，為了增加第一含硅層406中摻雜物的濃度及或厚度到 所要求的值，可以重復多次上述參照圖14及圖15的工藝。
參照圖16， PMOS主動區410中的第二含硅層1602是趁覆式形成且被 圖案化。第二含硅層1602較佳包括多晶硅、非晶硅或硅鍺。形成第二含硅 層1602是類似于第一含硅層406的形成，除了是原位摻雜P型雜質外。較 佳為摻雜例如硼及/或》典的P型雜質至濃度介于約5E20/cm3至約5E21/cm3 之間。在一示范性實施例中，P型雜質的摻雜是藉由同時導入含硅前驅物以 及含有雜質的工藝氣體(如BA)進入環境中而完成。第二含硅層1602的厚
ii度較佳是介于約500 A至約2， 500 A (埃)之間。或者，可使用植入方式 摻雜第二含硅層1602。
可以藉由形成一光刻膠(未圖示)覆蓋于PMOS主動區410上，然后蝕刻 NMOS主動區412中的第二含石圭層1602,而自NMOS主動區412移除第二含 珪層1602。
圖17繪示在PM0S主動區410的第二含珪層1602上方以及在NMOS主 動區412的p型擴散層1502上方，形成一n型原子層1702。例如，n型原 子層1702可以使用一反應腔體在大氣壓下或減壓下，使用例如H2/N2、N2/He、 H2/He或其相似物為一攜帶氣體，以及BA或其相似物為前驅物，在溫度介 于約200。C至約600。C下而形成。
形成之后，使用一擴散工藝將n型原子層1702擴散進入NMOS主動區 412的第一含硅層406以及PMOS主動區412的第二含硅層1602的上表面， 因此形成如圖18所示的n型擴散層1802。可以^使用例如快速熱回火、瞬 間退火、雷射退火、快速加熱退火或其相似方法的退火進行擴散。在一實 施例中，在溫度介于IOO(TC至約135(TC下進^f亍退火0. 001秒至約30秒。
參照圖19 ，第三含硅層1902是逸覆式形成在PMOS主動區410以及NMOS 主動區412上方。第三含硅層1902較佳包括多晶硅、非晶硅或硅鍺。除了 在其原本的位置摻雜N型雜質之外，第三含硅層1902的形成是類似于形成 第二含硅層1602。較佳是摻雜例如磷或砷的N型雜質至濃度介于約5E20/cm3 至約5E21/cr^之間。在一示范性實施例中，N型雜質的摻雜是藉由同時導入 含硅前驅物以及包含雜質的工藝氣體(例如PH3)進入環境中而完成。第三含 硅層1002的厚度較佳為介于約500 A至約2, 500 A之間，但更佳為類似于 第二含硅層902的厚度。或者，可以使用植入方式摻雜第三含硅層1902。
之后，如圖20所示，由PMOS主動區410移除第三含硅層1902以及n 型擴散層1802。由PMOS主動區410中移除第三含硅層1902以及n型擴散 層1802可藉由形成光刻膠(未圖示)覆蓋于NMOS主動區412上，然后蝕刻 PMOS主動區410中的第三含硅層1902以及n型擴散層1802的部分。
之后，可以進行完成制造半導體元件的工藝。例如，形成一電晶體， 可以圖案化圖20所示的各個層而形成漏極/源極區域。可以使用任何適當 的工藝及/或結構。
圖21-圖24圖繪示根據本發明另一實施例的制造具有降低空乏面積的 閘電極的另一方法。圖21-圖24圖所繪示的方法是假設使用一類似于圖15 所示的起始結構，其中相同的標號表示相同的元件。
參照圖21，第二含硅層2102是逸覆式形成在PMOS主動區410以及 NMOS主動區412上方。第二含珪層2102較佳包括多晶硅、非晶硅、硅鍺 或其相似物的未摻雜層(undoped layer)。第二含硅層2102的形成是類似于形成第一含硅層406。第二含硅層2102的厚度較佳為介于約500 A至約 2， 500 A之間。
根據本發明一實施例，圖22所示的PMOS主動區410中第二含硅層2102 的摻雜。形成一植入遮罩(例如為一光刻膠)2202并將其圖案化，使其在為 了形成PMOS主動區410而進行的p型植入工藝中，能夠保護NMOS主動區 412。例如，能夠以硼離子摻雜PMOS主動區410中的第二含硅層2102，在 劑量為約1E13 atoms/cm2至約5E15 atoms/cm'以及能量為約1 KeV至約6 KeV 的情況下。
根據本發明一實施例，圖23繪示移除植入遮罩2202,以及NMOS主動 區412中第二含硅層2102的摻雜。形成一植入遮罩2302 (例如為一光刻膠) 并將其圖案化,使其在為了形成NMOS主動區412而進行的n型植入工藝中， 能夠保護PMOS主動區410。例如，能夠以磷離子摻雜NMOS主動區412中的 第二含珪層2102，在劑量為約5E14 atoms/cm2至約5E15 atoms/cm2以及能 量為約1 KeV至約8 KeV的情況下。
之后，如圖24所示，移除植入遮罩2302以及進行退火工藝以擴散及 活化所植入的離子。退火也能將n型離子擴散進入NMOS主動區412的p型 擴散層1502 (見圖23)中，因此建立一n型擴散層2402。在一實施例，在 溫度介于90(TC至約1350。C下進行退火0. 001秒至約150秒。
之后，可以進行完成制造半導體元件的工藝。例如，形成一電晶體， 可以圖案化圖24所示的各個層而形成漏極/源極區域。可以4吏用任何適當 的工藝及/或結構。
圖25-圖27繪示根據本發明另一實施例的制造具有較低空乏面積的閘 電極的另一方法。圖25-圖27所繪示的方法是假設使用一類似于圖23所示 的起始結構，其中相同的標號表示相同的元件。
參照圖25,在PMOS主動區410上形成遮罩2502之后，將形成在NMOS 主動區中的第二含硅層2102的一部分移除。在一示范性實施例中，使用一 光刻膠為遮罩2502以保護PMOS主動區410。然后執行定時干蝕刻，例如， 藉由使用如HBr的蝕刻劑，僅移除在NMOS主動區412中的第二含硅層2102 的一部分。應理解的是第一含硅層406及/或第二含硅層2102所剩余的層， 其因植入工藝而被摻雜n型摻雜劑，保護其下的閘介電質層404而避免在 蝕刻工藝中受損。
圖26繪示移除遮罩2502，以及在PMOS主動區410及在NM0S主動區412 上方形成一n型原子層2602。舉例而言，n型原子層2602可使用一反應腔 體在大氣壓下或減壓下，^使用例如H2/N2、 N2/He、 H2/He或其相似物為一攜 帶氣體，以及PH3， AsH3，或其相似物為前驅物，在溫度介于約20(TC至約600 。C下而形成。當其形成后，在n型原子層2602上形成第三含硅層2604。之后，如圖27所示，由PM0S主動區410移除第三含珪層2604以及n 型原子層2602。藉由形成一光刻膠(未圖示)覆蓋于NMOS主動區412上，然 后蝕刻PMOS主動區410中的第三含硅層2604以及n型原子層2602的一部 分，而在PMOS主動區410中移除第三含硅層2604以及n型原子層2602。
可藉由例如快速熱回火、瞬間退火、雷射退火、快速加熱退火或其相 似方法的退火工藝，將n型原子2602擴散ii7vNM0S主動區412中的第一 含硅層406。在一實施例中，在溫度介于IOOO'C至約1350。C下進行退火 0. 001秒至約30秒。因為退火工藝，第一含珪層406及/或第二含硅層2102 變成n型原子層2702。應注意的是，可以在PMOS主動區410中移除第三 含硅層2604之前或之后進行退火工藝。
之后，可以進行完成制造半導體元件的工藝。例如，形成一電晶體， 可以圖案化圖24所示的各個層而形成漏極/源極區域。可以使用任何適當 的工藝及/或結構。
圖28繪示利用本發明一或多個實施例(其包括以上所討論的實施例)所 制造的PMOS電晶體2702以及NMOS電晶體2704。電晶體2702/2704包括 有閘極疊層2706，其中包含有閘介電質層2712以及閘電極層2714，閘電 極層2714包括有一原子層摻質控制的擴散層，其可P爭低閘電極層2714的 空乏區域。
源極/漏極區2716 (包含漏極的延伸)可以藉由適當的工藝形成。可以在 源極/漏極區2716中植入或原位摻雜例如磷、氮、砷、銻或其相似物的n 型摻雜劑而制造NMOS元件，或者可以植入或原位摻雜例如硼、鋁、碘或其 相似物的p型摻雜劑來制造PMOS元件。利用如習知技術所知的多重遮罩與 離子植入步驟而使僅在特定區域植入n型或p型離子可能是必須的。
可以使用間隔件2718以隔開形成源極/漏極區2716所4吏用的才直入工 藝。值得注意的是，可以進行硅化工藝。硅化工藝是可以改善閘電極層2714 的導電性以及降低源極/漏極區2716的電阻。
值得注意的是，上述舉例說明的本發明一實施例可使用的一種電晶體， 但也可以使用其他的電晶體及其他半導體元件。例如，電晶體可以具有凸 起的源極/漏極，也可使用不同的材料及厚度，在間隔件與閘電極之間可使 用襯墊等。
在上述i兌明書中，本發明已經用特定的實施例而詳細i兌明。然而，本 技術領域的技術人士，在不脫離本發明較佳實施例的范疇內，可以進行各 種的修飾或改變。因此，說明書及圖示應3見為舉例，而非限制，且所有此 類的修改是包含在本發明較佳實施例的范疇之內。
再者，本發明的范疇并無意圖限制在說明書敘述的工藝、機器、制造 物、物質的組成、手段、方法或步驟的特定實施例。因為本技術領域具通常知識者，將由根據本發明揭露之工藝、機器、制造物、物質的組成、手 段、方法或步驟，現已存在或之后被發展的，可以立即察覺，其進行本質 上相同的功能或 本發明。
權利要求
1、一種制造一半導體元件的方法，其特征在于其包括以下步驟形成一閘介電質層于一半導體基材上；形成一第一電極層于該閘介電質層上，該第一電極層是未摻雜的；摻雜該第一電極層，該摻雜是至少一部分以原子層摻雜進行；以及形成一第二電極層于該第一電極層上，該第二電極層是摻雜的。
2、 根據權利要求l所述的方法，其特征在于其還包括在該摻雜第一 電極層之前，薄化該第一電極層。
3、 根據權利要求1所述的方法，其特征在于其中所述的摻雜該第一電 極層的步驟包括摻雜該第一電極層為一第一導電型，且還包括摻雜該第一 電極層為一第二導電型。
4、 根據權利要求3所述的方法，其特征在于其中所述的摻雜該第一電 極層為一第二導電型的步驟是至少部分以原子層摻雜進行。
5、 根據權利要求1所述的方法，其特征在于其中所述的第一電極層4皮 摻雜為一第一導電型，且更包括摻雜該第二電極層的一部分為一第二導電型；以及 將^皮摻雜為該第二導電型的該第二電極層的該部分移除。
6、 根據權利要求1所述的方法，其特征在于其中所述的形成該第二電 極層的步驟包括形成一未摻雜層，以及以離子植入摻雜該未摻雜層。
7、 一種制造一半導體元件的方法，其特征在于其包括以下步驟 形成一閘介電質層于一半導體基材的一 P型金屬氧化半導體(PMOS)區以及一 N型金屬氧化半導體(NM0S)區上；形成一第一電4及層于該PM0S區以及該NM0S區的該閘介電質層上，該 第一電極層是未被摻雜；摻雜該第一電極層為一第一導電型，該摻雜是至少部分以原子層摻雜 進行；形成一第二電極層于該第一電極層上； 移除該NM0S區的該第二電極層；以及 形成一第三電極層于該NM0S區的該第一電極層上。
8、 根據權利要求7所述的方法，其特征在于其還包括形成一原子層 于該PM0S區的該第二電極層上。
9、 根據權利要求7所述的方法，其特征在于其中在該摻雜該第一電極 層之前，移除該PM0S區中該第一電極層的至少一部分。
10、 根據權利要求9所述的方法，其特征在于其中所述的摻雜該第一 電極層的步驟僅摻雜該NMOS區中該第一電極層的一上部。
11、 根據權利要求IO所述的方法，其特征在于其還包括移除該NM0S 區中該第一電極層的該摻雜的部分。
12、 根據權利要求7所述的方法，其特征在于其還包括使用原子層 摻雜，來摻雜該NM0S區的該第一電極層為該第二導電型。
13、 一種制造一半導體元件的方法，其特征在于其包括以下步驟 形成一介電質層于一半導體基材的一第一區以及一第二區上； 形成一第一含硅層于該第一區以及該第二區的該介電質層上，該第一含硅層是未摻雜的；形成一第一導電型的一原子層于該第一含硅層上； 將該半導體基材退火； 形成一第二含硅層于該第一含硅層上； 移除該第二區的該第二含硅層；以及 形成一第三含硅層于該第二區的該第一含硅層上。
14、 根據權利要求13所述的方法，其特征在于其還包括在形成該第 一含硅層上的該原子層之前，移除該第 一 區中該第 一含硅層的至少 一部分。
15、 根據權利要求13所述的方法，其特征在于其還包括形成一第二 導電型的 一原子層于該第二區的該第 一含硅層上，以及將該半導體基材退 火。
16、 根據權利要求15所述的方法，其特征在于其還包括在形成該第 二導電型的該原子層前，移除該第二區中該第一含硅層的一部分。
全文摘要
本發明是有關于一種制造半導體元件的方法。形成一閘介電質層于一基材上，然后形成一未摻雜的第一電極層于該閘介電質上。使用原子層摻雜技術以摻雜此未被摻雜的含硅層。形成一第二電極層于該第一電極層上。此工藝方法可擴展而包括在同一晶圓上形成PMOS以及NMOS元件。例如，在原子層摻雜之前，可以薄化PMOS區中的第一含硅層。在NMOS區中，移除第一含硅層的摻雜部分，而使得NMOS中第一含硅層的剩余部分未被摻雜。然后，使用另一原子層摻雜工藝而摻雜NMOS區中的第一含硅層，使其成為不同的導電型。可以形成第三含硅層并將其摻雜為各別的導電型。
文檔編號H01L21/336GK101677065SQ200910203409
公開日2010年3月24日 申請日期2009年5月19日 優先權日2008年9月16日
發明者余振華, 林俊成 申請人:臺灣積體電路制造股份有限公司