專利名稱：集成電路銅互連結構的制作方法
技術領域：
本發明涉及半導體技術領域，更為具體的，本發明涉及一種集成電路銅互連結構 的制作方法。
背景技術：
集成電路即IC技術的不斷進步，集成在同一芯片上的元器件數量已從最初的幾 十幾百個進化到現在的數以百萬計。目前IC的性能和復雜度遠非當初所能想象。為了達 到復雜度和電路密度的要求(即集成到確定區域內的器件數量)，最小的特征尺寸，也就 是公知的器件的“幾何線寬”隨著工藝技術的革新而越來越小。如今，半導體器件的最小線 寬已經小于0. 25微米。不斷增加的電路密度不僅提高了 IC的性能和復雜程度，同時還給客戶帶來更低 成本的部件。一套集成電路生產設備可能要花費幾億甚至幾十億美元。而每個生產設備的 產率是一定的，硅片上的IC數量也是確定的，因此，通過減小IC上每個器件的特征尺寸，就 可以在同一硅片上制作出更多的器件，從而提高了整個產線的產量。但是，隨著IC特征尺 寸的不斷減小，矛盾日益凸顯，即，IC的導電部分(如引線互連)與晶體管的間距越來越小， 而為了適應導電部分的尺寸，用來隔離導電部分的介電層也越做越薄。所述晶體管間距減 小，隨之產生了諸如耦合噪聲、功率損失、RC延遲等問題。為解決上述因IC版圖集成度大幅提高而引起的問題，一個可采用的解決方案就 是采用銅作為IC互連引線材料。但是，銅的應用又給工藝集成帶來了挑戰，銅在互連結構 制作工藝中產生了許多鋁不會發生的問題，其中一個問題即是銅突起缺陷的形成。銅互連 線結構通常是通過雙鑲嵌工藝制作的，所述工藝是刻蝕介電層而形成溝槽，接著再在溝槽 中填充銅。填入銅之前會在溝槽或開口內形成阻擋層以預防銅原子擴散，由于溝槽內的銅 有三邊受到阻擋層束縛，故當溫度上升時銅只能向上或沿銅線方向膨脹。這種因銅沿銅線 方向膨脹而產生的尖丁狀突起即被稱為銅突起缺陷“Cu hillock”。一般來說，銅突起的尺 寸很小，不會影響0. 13微米及以上工藝節點的良率。但隨著工藝節點降低到0.09微米以 下，銅突起可能會造成諸如短路之類的缺陷，從而影響良率。目前已有諸多減少銅突起缺陷的方法，其中之一是降低制作工藝溫度，銅突起缺 陷大約形成于150攝氏度以上，控制銅互連結構制作工藝溫度在此溫度下可以避免銅突起 缺陷形成。但是，低溫下制作半導體元件會帶來密度或均勻性較差的問題。申請號200610137340. 4的中國發明專利申請公布了一種互連線的結構及形成方 法。所述互連線形成方法是通過摻雜錫或鋁等金屬材料，形成多層摻雜的金屬層來制作銅 互連結構以減少銅突起缺陷，同時，所述摻雜的金屬層通過多個高雜質濃度及多個低雜質 濃度的金屬層互相間隔而成。但是，所述多層的金屬層制作增加了工藝的復雜度，不利于工 藝集成。綜上，需要一種改進的銅互連制作的工藝方法以減少銅突起缺陷對芯片的影響。
發明內容
本發明解決的問題是提供一種集成電路銅互連結構的制作方法，減少了銅互連結 構中由于初始應力特性產生的銅突起現象，進而減少了由于銅突起帶來的介電層穿通缺 陷。為解決上述問題，本發明提供了一種集成電路銅互連結構的制作方法，包括提供 半導體襯底，所述半導體襯底上形成有銅互連結構，所述銅互連結構具有初始應力特性；將 形成有銅互連結構的半導體襯底裝入反應腔體中；在所述反應腔體中，對所述銅互連結構 進行退火處理，以使所述銅互連結構具有二次應力特性，所述二次應力特性小于初始應力 特性。可選的，所述銅互連結構退火處理的氣氛為氮氣、惰性氣體或二者的混合氣體；可選的，所述銅互連結構退火處理的工藝參數為氣壓為2torr至IOtorr ；反應溫 度為300攝氏度至450攝氏度；反應時間為30秒至200秒；氣體流量為1600至2200SCCM ；可選的，所述反應腔體為化學氣相淀積腔體；可選的，所述銅互連結構的退火處理后，還包括繼續在同一反應腔體內，在所述形 成有銅互連結構的半導體襯底上形成介電層，退火過程與所述介電層的形成是連續的，半 導體襯底不需要從反應腔體中取出，即所述半導體襯底不會暴露在空氣中；所述介電層通 過等離子體增強型化學氣相淀積形成，所述介電層的成分是氮化硅、碳氮化硅或其他便于 刻蝕和平坦化的介電材料；所述介電層的形成溫度范圍與所述銅互連結構的退火處理的溫 度范圍相同，所述退火處理后沒有升溫或降溫過程；可選的，所述介電層形成后，還包括繼續在所述介電層上形成金屬間介電層，所述 金屬間介電層為低K介電材料。與現有技術相比，本發明具有以下優點1.通過增加與現有工藝設備兼容的退火處理工藝來改善銅互連結構的應力特性， 有效減少銅突起缺陷的數量，減少了銅突起缺陷帶來的介電層穿通現象，提高了電路的良 率和性能；2.通過將對銅互連結構的退火處理工藝與緊接著的介電層形成工藝是在同一反 應腔體內進行的，襯底不需要從反應腔體內取出；同時，所述退火處理工藝的溫度范圍與后 續的介電層形成溫度范圍相同，無需降溫或升溫過程，不會增加工藝處理時間，有利于退火 處理工藝與現有工藝的集成。
圖1是本發明集成電路銅互連結構制作方法的流程示意圖。圖2至圖5是本發明實施例的銅互連結構的制作方法的剖面結構示意圖。
具體實施例方式通常情況下，銅互連結構上的銅突起對集成電路造成的缺陷是在金屬間介電層形 成后表現出來的。如果銅突起的高度超過金屬間介電層厚度，就可能引起兩層金屬層之間 的穿通，從而產生銅突起缺陷；而如果銅突起的高度小于金屬間介電層厚度，就不易造成穿 通問題。依據現有技術下銅互連結構的掃描電鏡實驗結果，可以觀測到，每個銅突起缺陷的尺寸均在0. 1微米至0. 5微米的范圍內，所述0. 1微米至0. 5微米尺寸的銅突起缺陷會影 響90納米以下節點的良率。此外，雖然所述缺陷尺寸很小，但由于其數量眾多，仍會嚴重影 響缺陷分析的準確性。針對上述問題，發明人提供如下技術方案，包括提供半導體襯底，所述半導體襯 底上形成有銅互連結構，所述銅互連結構具有初始應力特性；將形成有銅互連結構的半導 體襯底裝入反應腔體中；在所述反應腔體中，對銅互連結構進行退火處理，以使所述銅互連 結構具有二次應力特性，所述二次應力特性小于初始應力特性。可選的，所述介電層形成 后，還包括繼續在所述介電層上形成金屬間介電層，所述金屬間介電層為低K介電材料。圖1為本發明的集成電路銅互連結構制作方法的流程示意圖。包括如下步驟執 行步驟S202，提供半導體襯底；執行步驟S204，在所述半導體襯底上形成層間介電層，在 層間介電層部分區域上形成銅互連結構；之后，執行步驟S206，提供反應腔體；執行步驟 S208，所述反應腔體內的氣體為氮氣、惰性氣體或者二者的混合氣體；執行步驟S210，將所 述形成有銅互連結構的半導體襯底裝入反應腔體；執行步驟S212，對所述銅互連結構進行 退火處理；執行步驟S214，將所述半導體襯底保留在反應腔體內；執行步驟S216，在所述銅 互連結構上形成介電層；依據具體實施例的不同，可選的，執行步驟S218，在所述介電層上 繼續形成一層或多層金屬間介電層。圖2至圖5是本發明的銅互連結構制作方法的剖面結構示意圖。如圖2所示，202 示意了半導體襯底。在具體實施例中，所述半導體襯底202為單晶硅、絕緣體上硅(SOI)、 鍺化硅以及其他合適的半導體材料，同時所述半導體襯底應包含有一個或多個器件，如圖2 中心的MOS晶體管200。如圖3所示，在所述半導體襯底202上形成層間介電層302，所述層間介電層302 的部分區域上形成銅互連結構304。所述層間介電層302為低K介電材料，包括但不局限于 以下材料摻雜碳、磷或硼的氧化硅，以及三者的復合材料，或者依據實際應用確定的多層 材料，如含硼的氧化硅或者其他材料。現有技術中，所述銅互連結構304下還會形成阻擋層306以防止銅擴散到層間介 電層302中。所述銅互連結構304通過鑲嵌工藝或雙鑲嵌工藝制得。銅的形成通常采用化 學氣相淀積、電鍍或者所述兩種方法的結合；之后采用化學機械拋光(CMP)來實現所述銅 互連結構304，同時完成所述銅互連結構304表面的平坦化。所述阻擋層306是Ta/TaN、Ti/ TiN或者其他合適的阻擋層材料，如氧化硅、氮化硅、氮氧化硅或介電材料的堆疊結構(例 如氧化硅/氮化硅/氧化硅ONO堆疊結構)。所述銅互連結構304具有初始應力特性，所述 初始應力特性是指由于銅互連結構的熱應力不匹配所引起的。所述初始應力特性造成了銅 突起308、銅突起310、分層以及類似缺陷。如圖4所示，包含有銅互連結構的半導體襯底202被裝入反應腔體內并對所述銅 互連結構304進行退火處理。所述反應腔體是具有等離子增強化學氣相淀積功能的化學 氣相淀積腔體，同時所述反應腔體內的氣體應為氮氣或惰性氣體或者兩者的混合氣體。所 述退火處理的處理條件為退火溫度為300攝氏度至450攝氏度；退火時間為30秒至200 秒，退火氣壓為2torr至lOtorr，氣體流量1600至2200SCCM。在具體實施例中，反應壓強 為5torr，所述反應氣體的流量為2000SCCM。通過所述退火處理，銅互連結構304的應力特 性得到改善，獲得二次應力特性，所述二次應力特性小于初始應力特性，使得絕大部分銅突起310消失，而原先銅突起308位置殘留的銅突起408的顆粒尺寸也有明顯減小。如圖5所示，在退火處理后，所述半導體襯底202還保留在反應腔體中，所述半導 體襯底202不會暴露在空氣中。所述工藝流程還包括在經過退火處理的銅互連結構304上 繼續形成介電層502。所述介電層502用作后續刻蝕工藝的刻蝕阻擋層。所述介電層502 為氮化硅、氮碳化硅或其他便于刻蝕和平坦化的介電材料。所述介電層選擇在與退火溫度 相同的溫度范圍下形成，所述退火處理后沒有升溫或降溫過程，例如在300攝氏度至450攝 氏度的范圍內，優選的，在330攝氏度至360攝氏度的范圍內。可以看到，在銅突起408位 置，原先銅突起的顆粒高度超過所述介電層502厚度而形成缺陷，而退火處理后，由于所述 銅突起顆粒體積減小，顆粒高度小于介電層502厚度，銅突起缺陷消失。可選的，依據具體實施例的不同，所述銅互連結構的制作流程還包括形成一層或 多層金屬間介電層504，包括在刻蝕停止層上形成低K介電材料、平坦化、形成其他層間介 電層以及其他后道工藝。所述低K介電層包括氧化硅、摻雜的氧化硅、有機硅、摻雜碳的氧 化硅以及摻雜氮的碳化硅。對于經過退火處理的半導體襯底，與未經退火處理的半導體襯底進行對照比較， 以檢驗退火處理的效果。具體實施例中，退火處理的處理條件如下所示反應時間110秒；氣壓 ^iTorr ；氣體流量2000SCCM；反應溫度350攝氏度；抽真空時間10秒。以下所述測試結果均是在金屬間介電層形成后，采用掃描電鏡觀察的。結果發現， 在第二金屬間介電層上，經過退火處理的半導體襯底上的銅突起缺陷的數量為43個，遠少 于未經過退火處理的半導體襯底上的152個。而在第三金屬間介電層和第四金屬間介電層 的觀測也得到了類似結果。在第三金屬間介電層觀察到，經過退火處理的半導體襯底的銅 突起缺陷的數量為65個，而未經過退火處理的半導體襯底的銅突起缺陷為118個；在第四 金屬間介電層觀察到，經過退火處理的半導體襯底上的銅突起缺陷數量為52個，而未經退 火處理的半導體襯底上的銅突起缺陷為157個。退火處理的時間對所述銅突起缺陷減少的效果也有影響。在金屬間介電層即摻雜 氮的碳化硅形成后，采用兩片半導體襯底作為實驗對象，采用掃描電鏡觀察半導體襯底上 的缺陷，結果發現，對于不同的退火處理時間，對應半導體襯底上的銅突起缺陷減少效果也 不同。未經退火處理時，兩片半導體襯底上的銅突起缺陷數量對應為1045和1073個。退 火處理40秒后，銅突起缺陷數量有所減少；退火處理80秒之后，銅突起缺陷的數量相應為 119和84個；而退火處理120秒后，銅突起缺陷的數量分別只有17和66個，遠少于未經退 火處理的半導體襯底上的銅突起缺陷數量。雖然本發明已以較佳實施例披露如上，但本發明并非限定于此。任何本領域技術 人員，在不脫離本發明的精神和范圍內，均可作各種變動和修改，因此本發明的保護范圍應 當以權利要求所限定的范圍為準。
權利要求
1.一種集成電路銅互連結構的制作方法，包括提供半導體襯底，所述半導體襯底上形成有銅互連結構，所述銅互連結構具有初始應 力特性；將形成有銅互連結構的半導體襯底裝入反應腔體中；在所述反應腔體中，對所述銅互連結構進行退火處理，以使所述銅互連結構具有二次 應力特性，所述二次應力特性小于初始應力特性。
2.如權利要求1所述的集成電路銅互連結構的制作方法，其特征在于，所述退火處理 的氣氛為氮氣、惰性氣體或者二者的混合氣體。
3.如權利要求1所述的集成電路銅互連結構的制作方法，其特征在于，所述退火處理 工藝的具體參數為氣壓為2torr至IOtorr ；反應溫度為300攝氏度至450攝氏度；反應時 間為30秒至200秒，氣體流量為1600至2200SCCM。
4.如權利要求1所述的集成電路銅互連結構的制作方法，其特征在于，所述反應腔體 為化學氣相淀積腔體。
5.如權利要求1所述的集成電路銅互連結構的制作方法，其特征在于，還包括繼續在 同一反應腔體內，在所述形成有銅互連結構的半導體襯底上形成介電層，退火過程與所述 介電層的形成是連續的，半導體襯底不需要從反應腔體中取出，即所述半導體襯底不會暴 露在空氣中。
6.如權利要求5所述的集成電路銅互連結構的制作方法，其特征在于，所述介電層通 過等離子體增強型化學氣相淀積形成。
7.如權利要求5所述的集成電路銅互連結構的制作方法，其特征在于，所述介電層的 形成溫度范圍與對所述銅互連結構進行退火處理的退火溫度范圍相同，所述退火處理后沒 有升溫或降溫過程。
8.如權利要求5所述的集成電路銅互連結構的制作方法，其特征在于，所述介電層是 氮化硅或碳氮化硅。
9.如權利要求5所述的集成電路銅互連結構的制作方法，其特征在于，還包括繼續在 所述介電層上形成金屬間介電層。
10.如權利要求9所述的集成電路銅互連結構的制作方法，其特征在于，所述金屬間介 電層為低K介電材料。
全文摘要
一種集成電路銅互連結構的制作方法，包括提供半導體襯底，所述半導體襯底上形成有銅互連結構，所述銅互連結構具有初始應力特性。之后，將所述半導體襯底裝入反應腔體內并對所述銅互連結構進行退火處理。所述退火處理使銅互連結構具有二次應力特性，而且所述二次應力特性小于初始應力特性。所述銅互連結構的制作方法減少了因初始應力特性產生的銅突起缺陷。
文檔編號H01L21/321GK102054757SQ20091019858
公開日2011年5月11日 申請日期2009年11月10日 優先權日2009年11月10日
發明者劉明源, 卑多慧, 鄭春生 申請人:中芯國際集成電路制造(上海)有限公司