專利名稱：雙向晶閘管以及靜電保護電路的制作方法
技術領域：
本發明涉及集成電路靜電保護電路設計領域，尤其涉及一種用于靜電保護電路的 超低壓雙向晶閘管。
背景技術：
可控硅整流器件(Silicon-Controlled Rectifier, SCR)又被稱為晶閘管，其特點 在于，晶閘管的陰極與陽極之間在正常情況下并不能導通，而需要在控制極上加入正向觸 發脈沖，一旦晶間管導通形成穩定電流后，即使撤除控制極上的外置電壓也能夠持續導通， 直至陰極與陽極之間的電流小于維持導通的最小電流(稱為維持電流)，晶閘管才會自行 關斷。在集成電路CMOS技術中，晶閘管被經常使用于靜電保護電路(ESD)，為了滿足靜 電釋放的需求，所述晶閘管的觸發電壓應當盡可能的小，因此超低壓雙向晶閘管(UBSCR) 應運而生，該器件可以在極低的觸發電壓下工作，并且具有高抗靜電壓的能力。如圖1所示，為一種典型的ESD靜電保護電路的電路原理圖，待保護器件4通過靜 電釋放端3釋放自身靜電電荷，第一晶閘管1以及第二晶閘管2可以采用相同規格的雙向 晶閘管，其中第一晶閘管1的陽極與高位電源線Vdd連接，陰極與靜電釋放端3連接；第二 晶閘管2的陽極與靜電釋放端3連接，而陰極與低位電源線Vss連接。因此無論靜電釋放 端3上的電勢位如何，均可以經由兩個晶閘管向高位電源線Vdd或者低位電源線Vss釋放 靜電電荷。所述第一晶閘管1以及第二晶閘管2中，陽極、陰極僅僅表示晶閘管的輸入輸出電 極，而并不限定晶閘管中的電流流向。此外在電路正常工作時一般將低位電源線Vss接地， 以便固定電勢位。再如圖1所示，根據靜電釋放時，不同電勢位的靜電釋放端3向高位電源線Vdd以 及低位電源線Vss的電流流向不同，所述雙向晶閘管可以定義出四種工作模式，其中第一 晶閘管1工作于ND或者PD模式，而第二晶閘管2工作于PS或者NS模式。圖2提供了一種現有的晶閘管的剖面結構，包括P型襯底100 ；位于P型襯底100內且相鄰的N阱101以及P阱102 ；位于N阱101 表面的第一 N+型注入區201、第一 P+型注入區202 ；位于P阱102表面的第二 N+型注入區 204、第二 P+型注入區205 ；橫跨于N阱101以及P阱102表面的N+型連接區203 ；上述各 注入區以及連接區之間通過淺溝槽隔離(STI)700絕緣隔離。其中第一 N+型注入區201與 第一 P+型注入區202相連接作為晶閘管的陽極；第二 N+型注入區204作為晶閘管的陰極； 而第二 P+型注入區205接地。當應用于圖1所示ESD保護電路時，可以將第二 P型注入區 205與低位電壓源Vss連接。圖3為上述晶閘管的等效電路圖，結合圖3以及圖2所示，N阱101、P阱102以及 第二 N+型注入區204構成NPN型三極管T2，其中根據注入濃度的差異可知，P阱102與第 二 N+型注入區204構成的PN結為發射極；同理第一 P+型注入區202、N阱101以及P阱102構成PNP型三極管Tl，其中根據注入濃度差異可推斷，第一 P+型注入區202與N阱101 構成的PN界面為發射極。由于相鄰的同摻雜類型的區域之間可以視為電連接，因此所述晶 閘管的等效電路連接如下NPN型三極管T2的發射極連接晶閘管的陰極，基極連接PNP型 三極管Tl的集電極；而集電極經由N阱101的等效電阻Rnwell連接晶閘管的陽極；同時PNP 型三極管Tl的基極連接NPN型三極管T2的集電極，發射極連接晶閘管的陽極，集電極經由 P阱102的等效電阻Rpwell連接地。NPN型三極管T2與PNP型三極管Tl構成了典型的晶閘 管結構。在陽極與陰極之間外加正向偏置電壓并超過觸發值，所述偏置電壓需在N阱以及 P阱間形成反向擊穿電流，從而才能夠在晶閘管中形成穩定電流，而無需另行設置控制極。將圖3所示晶閘管應用至圖1所示ESD靜電保護電路中，即第一晶閘管1以及第 二晶閘管2均采用圖3所示晶閘管電路，下面分別描述不同靜電測試情況下，晶閘管四種工 作模式的原理。由于Vss為接地，因此圖3中PNP型三極管Tl的集電極可以等效于通過電 阻Rpwell連接至低位電源線Vss。對于靜電測試而言，只有正負兩端，而這兩端也是ESD測試模式下整個電路的最 高和最低電勢位，對應于晶閘管可以陽極高也可以陰極高。在PD模式下，將靜電釋放端3的電勢位接正向靜電脈沖，而高位電源線Vdd接零 電位，對于第一晶閘管1，由于陽極和陰極反向偏置，晶閘管不工作，而僅通過第二 N+型注 入區204、P阱102和N+型連接區203形成的寄生NPN型三極管導通放電，放電電流極小。在ND模式下，將靜電釋放端3的電勢位接負向靜電脈沖，而高位電源線Vdd接零 電位，對于第一晶間管1，陽極和陰極正向偏置，構成晶間管導通放電機制，具有極大的放電 電流。在PS模式下，將靜電釋放端3的電勢位接正向靜電脈沖，而低位電源線Vss接零 電位，對于第二晶閘管2，陽極和陰極正向偏置，構成晶閘管導通放電，具有極大的放電電流。在NS模式下，將靜電釋放端3的電勢位接負向靜電脈沖，而低位電源線Vss接零 電位，對于第二晶閘管2，由于陽極和陰極反向偏置，晶閘管不工作，但陰極與低位電源線 Vss相連接故等電勢，從而可以通過P阱102和N阱101所形成寄生的二極管正向導通放 電，具有相對較大的放電電流。從上述工作原理可知，現有的晶閘管在不同靜電測試模式下，電流導通路徑存在 明顯的差異，使得ESD靜電保護電路中，不能總是使用效率最高的晶閘管導通機制進行放 電，因此利用率低下。另一方面，現有的晶閘管觸發電壓較高，對于弱電勢差反應不靈敏，使 得ESD靜電保護電路無法滿足精密電路釋放靜電的需求。
發明內容
本發明解決的問題是提供一種雙向晶閘管，具有觸發電壓低，以及雙向導通釋放 靜電荷的能力，應用至ESD靜電保護電路中，滿足精密電路釋放靜電的需求。本發明提供的一種雙向晶閘管，包括P型半導體襯底；形成于半導體襯底內的第一 N阱、P阱以及第二 N阱；所述P阱分別與第一 N阱以 及第二 N阱相鄰；
形成于第一 N阱表面區域且相隔離的第一 N+型注入區以及第一 PMOS晶體管；形 成于第二 N阱表面區域且相隔離的第二 N+型注入區以及第二 PMOS晶體管；所述第一 PMOS 晶體管的源極以及第二 PMOS晶體管的漏極均與P阱相連接；所述第一 N+型注入區與第一 PMOS晶體管的漏極連接陽極，第二 N+型注入區與第 二 PMOS晶體管的源極連接陰極。作為可選方案，所述半導體襯底接地。作為可選方案，所述雙向晶閘管還包括形成于半導體襯底內的P型連接阱，所述P 型連接阱內形成有第三P+型注入區。將第三P+型注入區接地。作為可選方案，所述第一 PMOS晶體管與第二 PMOS晶體管的尺寸、規格相同。在第 一 PMOS晶體管以及第二 PMOS晶體管中，源區以及漏區均包括位于柵極側壁底部的LDD輕 摻雜區以及位于LDD輕摻雜區外側的HALO注入區。所述LDD輕摻雜區的摻雜類型為P型 輕摻雜，所述HALO注入區的摻雜類型為N型輕摻雜。向所述第一 PMOS晶體管以及第二 PMOS晶體管的柵極均施加不超過閾值的電壓。 作為可選方案，將第一 PMOS晶體管以及第二 PMOS晶體管的柵極連接正向于P阱的偏置電壓。本發明還提供了一種靜電保護電路，包括高位電源線、低位電源線以及靜電釋放 端；所述靜電釋放端分別通過晶閘管與高位電源線以及低位電源線連接，所述晶閘管為權 利要求1所述雙向晶閘管。與現有技術相比，本發明提供的晶閘管具有以下優點具有雙向導電的能力，且觸 發電壓較低，應用至靜電保護電路時，無論靜電釋放端處于何種電勢，均能夠向高位電源線 以及低位電源線釋放電荷，具有較強的靜電保護能力，滿足精密電路釋放靜電的需求。
通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及其他目 的、特征和優勢將更加清晰。附圖中與現有技術相同的部件使用了相同的附圖標記。附圖 并未按比例繪制，重點在于示出本發明的主旨。在附圖中為清楚起見，放大了層和區域的尺 寸。圖1為現有的ESD靜電保護電路的電路原理圖；圖2為現有的一種晶閘管的剖面結構示意圖；圖3為現有的晶閘管的等效電路圖；圖4為本發明提供的一種雙向晶閘管剖面結構示意圖；圖5為圖4中箭頭A所指區域的放大示意圖；圖6為本發明雙向晶閘管陽極與陰極正向偏置時的等效電路圖；圖7為本發明雙向晶閘管陽極與陰極反向偏置時的等效電路圖。
具體實施例方式現有的晶閘管由于不具備雙向導通大電流的能力，因此在靜電保護電路中，需要 釋放靜電的靜電保護端在不同的電勢位時，釋放靜電的能力也會有所不同，晶閘管只能形 成單向的通路。本發明提供具有雙向導通能力的晶閘管，并進一步降低其觸發電壓，從而能5夠顯著提高ESD靜電保護電路的釋放靜電的能力。結合說明書附圖對本發明的一個具體實施例做進一步介紹。如圖4所示，本發明提供的一種雙向晶閘管具體實施例，包括P型半導體襯底400 ；形成于半導體襯底內的第一 N阱401、P阱403以及第二 N阱 402 ；所述P阱403分別與第一 N阱401以及第二 N阱402相鄰；本實施例中，第一 N阱401以及第二 N阱402關于P阱403對稱設置，使得P阱 403與第一 N阱401以及第二 N阱402分別構成PN結界面。形成于第一 N阱401表面區域且相隔離的第一 N+型注入區501以及第一 PMOS晶 體管502 ；形成于第二 N阱402表面區域且相隔離的第二 N+型注入區601以及第二 PMOS晶 體管602 ；所述第一 PMOS晶體管502的源極503以及第二 PMOS晶體管602的漏極604均 與P阱403相連接；所述第一 N+型注入區501與第一 PMOS晶體管502的漏極504連接陽極，第二 N+ 型注入區601與第二 PMOS晶體管602的源極603連接陰極。本實施例中，第一 N+型注入區501與第一 PMOS晶體管502形成于第一 N阱401的 表面區域，兩者之間通過淺溝槽隔離700相隔離；第二 N+型注入區601與第二 PMOS晶體管 602形成于第二 N阱402的表面區域，兩者之間也通過淺溝槽隔離700相隔離。其中在同一 阱區內注入區與晶體管的具體位置關系，并無特定要求，圖示僅為可選的一種排列方式。此 外第一 PMOS晶體管502以及第二 PMOS晶體管602可以采用相同的尺寸以及規格以便于工 藝制造，其中第一 PMOS晶體管502的源極503以及第二 PMOS晶體管602的漏極604可以 延伸至P阱403的表面區域相連接，也可以如圖4中通過P阱403表面區域的淺溝槽隔離 相隔離。為固定襯底電勢位，可將所述半導體襯底400接地。在本實施例中，所述雙向晶閘管還包括形成于半導體襯底400內的P型連接阱 404，所述P型連接阱404的表面區域形成有第三P+型注入區701，將第三P+型注入區701 接地即可。所述第一 PMOS晶體管502以及第二 PMOS晶體管602中，各源區以及漏區還包括 位于相應柵極側壁底部的LDD輕摻雜區304以及位于LDD輕摻雜區304外側的HALO注入 區305 (如圖4中箭頭A所指區域，圖5為該區域的放大示意圖)。所述LDD輕摻雜區304 的摻雜類型為P型輕摻雜，HALO注入區305的摻雜類型為N型輕摻雜。為在晶閘管工作時，為隔絕第一 PMOS晶體管502以及第二 PMOS晶體管602中的 源、漏區，避免產生導電溝道，需要向第一 PMOS晶體管502的柵極505以及第二 PMOS晶體 管602的柵極605均施加不超過閾值的電壓。作為可選方案，將上述第一 PMOS晶體管502 以及第二 PMOS晶體管602的柵極均連接正向于P阱403的偏置電壓。本發明提供的雙向晶閘管，陽極以及陰極在不同方向的偏置電壓下，工作時的等 效電路并不相同，下面結合上述雙向晶閘管的結構，對其不同偏壓下的工作機制作進一步 介紹。1、假設陽極接正，陰極接負，且陽極與襯底之間的電勢差逐漸施加至超出晶閘管 的觸發電壓。如圖4所示，同摻雜類型的區域在相鄰時，可視為電連接。故當晶閘管未導通時，陽極以及半導體襯底400上的電勢差，將被轉移至第一 PMOS晶體管502的源區503與第一 N阱401之間。進一步如圖5所示，在所述源區503上，P-型LDD輕摻雜區304以及相應的 N-型HALO注入區305之間構成了 PN結，N-型HALO注入區305相當于與第一 N阱401電 連接。相對于其它的PN結界面，P-型LDD輕摻雜區304以及N-型HALO注入區305所構 成的PN結，由于注入濃度最低，勢壘也最低，最易于被反向擊穿。因此對于本發明所述晶閘 管而言，觸發電壓決定于第一 PMOS晶體管502的源區503處P-型LDD輕摻雜區304以及 相應的N-型HALO注入區305所構成的PN結的反向擊穿電壓。在本發明晶閘管中，第一 PMOS晶體管502以及第二 PMOS晶體管602的作用，僅僅 為提供P-型LDD輕摻雜區304以及N-型HALO注入區305所構成的PN結作為觸發PN結， 因此并不希望上述晶體管導通，所以需要將各自柵極置于不超過閾值的電壓，以隔離源區 以及漏區。采用晶體管提供上述PN結結構的益處在于，能夠利用柵極的自對準作用，制作 小尺寸的觸發PN結，以降低觸發電壓，同時還能與現有的CMOS工藝相兼容。圖6為本發明雙向晶閘管，陽極與陰極正向偏置時的等效電路圖。結合圖4以及 圖6所示，定義第一 N阱401的內阻為R1，第二 N阱402的內阻為&，半導體襯底100的內 阻為Rsub，而各注入區的內阻忽略不計。當晶閘管導通后，第一 N阱401、P阱403與第二 N 阱403構成NPN三極管T2，其中P阱403與第二 N阱403構成的PN界面為發射極，經由第 二 N+型注入區601連接至陰極；第一 PMOS晶體管502的漏區504、第一 N阱401以及P阱 403構成PNP三極管Tl，其中漏區504與第一 N阱401構成的PN界面為發射極，并連接至 陽極。P阱403既作為NPN三極管Tl的基極，同時也作為PNP三極管T2的集電極，并經由 P型襯底100、p型連接阱404、第三P+型注入區701接地，而第一 N阱401即作為NPN三極 管Tl的集電極，同時也作為PNP三極管T2的基極，并經由第一 N+型注入區501連接至陽 極。再如圖6，上述具體的等效電路如下NPN型三極管T2的發射極經由第二 N阱402 的內阻&連接晶閘管的陰極，基極連接PNP型三極管Tl的集電極，而集電極經由第一 N阱 401的內阻R1連接晶閘管的陽極；同時PNP型三極管Tl的基極連接NPN型三極管T2的集 電極，發射極連接晶閘管的陽極，集電極經由襯底的內阻Rsub連接地。根據上述等效電路，NPN型三極管T2與PNP型三極管Tl的連接，構成了典型的晶 閘管結構，與背景技術中所介紹的現有晶閘管類似，不再詳述其工作原理，本發明所述雙向 晶閘管在陽極與陰極正向偏置時能夠正常導通。2、假設陽極接負，陰極接正，反向偏置，且陰極與襯底兩者之間的電勢差逐漸施加 至超出晶閘管的觸發電壓。再如圖4所示，當晶閘管未導通時，陰極以及半導體襯底400上的電勢差，將被轉 移至第二 PMOS晶體管602的漏區604與第二 N阱402之間。進一步如圖5所示，在所述漏 區604上，P-型LDD輕摻雜區304以及相應的N-型HALO注入區305之間也構成了 PN結， N-型HALO注入區305相當于與相應的第一 N阱401或者第二 N阱402電連接。相對于其 它的PN界面，P-型LDD輕摻雜區304以及N-型HALO注入區305所構成的PN結，由于注入 濃度最低，勢壘也最低，最易于被反向擊穿。因此對于本發明晶閘管而言，反向偏置時的觸 發電壓決定于第二 PMOS晶體管602的漏區604處P-型LDD輕摻雜區304以及N-型HALO 注入區305所構成的PN結的反向擊穿電壓。由于第一 PMOS晶體管502與第二 PMOS晶體管602的尺寸規格完全相同，上述PN結的反向擊穿電壓應當基本相同，因此反向偏置時的 觸發電壓與正向偏置時應當一致。圖7為本發明雙向晶閘管，陽極與陰極反向偏置時的等效電路圖。結合圖4以及 圖7所示，同樣定義第一 N阱401的內阻為R1，第二 N阱402的內阻為民，半導體襯底100 的內阻為Rsub，而各注入區的內阻忽略不計。當晶閘管導通后，第二 N阱402、P阱403與第 一 N阱401構成NPN三極管T4，其中P阱403與第一 N阱401構成的PN界面為發射極，經 由第一 N+型注入區501連接至陽極；第二 PMOS晶體管602的源區603、第二 N阱402以及 P阱403構成PNP三極管T3，其中源區603與第二 N阱402構成的PN界面為發射極，并連 接至陰極。其中，P阱403既作為NPN三極管T4的基極，同時也作為PNP三極管T3的集電 極，并經由P型襯底100、P型連接阱404、第三P+型注入區701接地，而第二 N阱402即作 為NPN三極管T4的集電極，同時也作為PNP三極管T3的基極，并經由第二 N+型注入區601 連接至陰極。再如圖7，上述具體的等效電路如下NPN型三極管T4的發射極經由第一 N阱401 的內阻R1連接晶閘管的陽極，基極連接PNP型三極管T3的集電極，而集電極經由第二 N阱 402的內阻&連接晶閘管的陰極；同時PNP型三極管T3的基極連接NPN型三極管T4的集 電極，發射極連接晶閘管的陰極，集電極經由襯底的內阻Rsub連接地。根據上述等效電路，NPN型三極管T4與PNP型三極管T3的連接，也構成了典型的 晶閘管結構，本發明所述雙向晶閘管在陽極與陰極反向偏置時依然能夠正常導通。綜上兩種偏置電壓方向，本發明所述的雙向晶閘管等效電路并不相同，但均能夠 構成典型的晶閘管電路，從而實現雙向導通；進一步的通過NMOS晶體管中源漏區上LDD輕 摻雜區與其外側的HALO注入區所構成的小尺寸PN結作為觸發PN結，能夠降低晶閘管導通 觸發電壓。將上述晶閘管應用至圖1所示ESD靜電保護電路中，即圖1中第一晶閘管1以及 第二晶閘管2均采用圖4所示雙向晶閘管，下面分別描述不同靜電測試情況下，晶閘管四種 測試模式的工作原理。由于Vss為接地，因此可將圖4中NMOS晶體管300的柵極303以及 第三P+型注入區701均連接至Vss。所述四種測試模式的定義與背景技術中提及的現有測 試模式相同。在PD模式下，靜電釋放端3的電勢位接正向靜電脈沖，而高位電源線Vdd接零電 位，對于第一晶間管1，由于陽極和陰極反向偏置，等效電路如圖7所示，構成晶間管導通機 制，通過很大電流釋放靜電電荷。在ND模式下，靜電釋放端3的電勢位接負向靜電脈沖，而高位電源線Vdd接零電 位，對于第一晶閘管1，陽極和陰極正向偏置，等效電路均如圖6所示，構成晶閘管導通機 制，通過很大電流釋放靜電電荷。在PS模式下，靜電釋放端3的電勢位接正向靜電脈沖，而低位電源線Vss接零電 位，對于第二晶閘管2，陽極和陰極正向偏置，等效電路均如圖6所示，構成晶閘管導通機 制，通過很大電流釋放靜電電荷。在NS模式下，靜電釋放端3的電勢位接負向靜電脈沖，而低位電源線Vss接零電 位，對于第二晶閘管2，由于陽極和陰極反向偏置，等效電路如圖7所示(其中陰極與Vss相 連)。陰極與低位電源線Vss相連接故等電勢，當靜電脈沖電壓較低電流較小時，可以通過8P型半導體襯底400和第一 N阱401所形成寄生的二極管正向導通放電；當靜電脈沖電壓 較高電流較大時，可以觸發晶閘管導通機制，通過很大電流釋放靜電電荷。從上述三種放電測試情況可知，與現有的ESD靜電保護電路相比較，應用了本發 明雙向晶閘管的靜電保護電路，其第一晶閘管1以及第二晶閘管2總是處于大電流釋放電 荷的工作狀態，因此具有更強的釋放靜電電荷的能力，另一方面由于觸發電壓較低，對于弱 電也更為敏感，因而可以滿足精密電路的靜電保護需求。本發明雖然以較佳實施例公開如上，但其并不是用來限定權利要求，任何本領域 技術人員在不脫離本發明的精神和范圍內，都可以做出可能的變動和修改，因此本發明的 保護范圍應當以本發明權利要求所界定的范圍為準。
權利要求
1.一種雙向晶閘管，其特征在于，包括P型半導體襯底；形成于半導體襯底內的第一 N阱、P阱以及第二 N阱；所述P阱分別與第一 N阱以及第 二 N阱相鄰；形成于第一 N阱表面區域且相隔離的第一 N+型注入區以及第一 PMOS晶體管；形成于 第二 N阱表面區域且相隔離的第二 N+型注入區以及第二 PMOS晶體管；所述第一 PMOS晶體 管的源極以及第二 PMOS晶體管的漏極均與P阱相連接；所述第一 N+型注入區與第一 PMOS晶體管的漏極連接陽極，第二 N+型注入區與第二 PMOS晶體管的源極連接陰極。
2.如權利要求1所述的雙向晶閘管，其特征在于，所述半導體襯底接地。
3.如權利要求1所述的雙向晶閘管，其特征在于，還包括形成于半導體襯底內的P型連 接阱，所述P型連接阱內形成有第三P+型注入區。
4.如權利要求3所述的雙向晶閘管，其特征在于，將第三P+型注入區接地。
5.如權利要求1所述的雙向晶閘管，其特征在于，所述第一PMOS晶體管與第二PMOS晶 體管的尺寸、規格相同。
6.如權利要求5所述的雙向晶閘管，其特征在于，在第一PMOS晶體管以及第二 PMOS晶 體管中，源區以及漏區均包括位于柵極側壁底部的LDD輕摻雜區以及位于LDD輕摻雜區外 側的HALO注入區。
7.如權利要求6所述的雙向晶閘管，其特征在于，所述LDD輕摻雜區的摻雜類型為P型 輕摻雜
8.如權利要求7所述的雙向晶閘管，其特征在于，所述HALO注入區的摻雜類型為N型 輕摻雜。
9.如權利要求1所述的雙向晶閘管，其特征在于，向所述第一PMOS晶體管以及第二 PMOS晶體管的柵極均施加不超過閾值的電壓。
10.如權利要求9所述的雙向晶閘管，其特征在于，將第一PMOS晶體管以及第二 PMOS 晶體管的柵極連接正向于P阱的偏置電壓。
11.一種靜電保護電路，其特征在于，包括高位電源線、低位電源線以及靜電釋放端； 所述靜電釋放端分別通過晶閘管與高位電源線以及低位電源線連接，其中晶閘管為權利要 求1所述雙向晶閘管。
全文摘要
本發明提供了雙向晶閘管以及靜電保護電路，其中雙向晶閘管包括P型半導體襯底；形成于半導體襯底內的第一N阱、P阱以及第二N阱；所述P阱分別與第一N阱以及第二N阱相鄰；形成于第一N阱表面區域且相隔離的第一N+型注入區以及第一PMOS晶體管；形成于第二N阱表面區域且相隔離的第二N+型注入區以及第二PMOS晶體管；所述第一PMOS晶體管的源極以及第二PMOS晶體管的漏極均與P阱相連接；所述第一N+型注入區與第一PMOS晶體管的漏極連接陽極，第二N+型注入區與第二PMOS晶體管的源極連接陰極。本發明晶閘管具有雙向導電的能力，且觸發電壓較低，使得靜電保護電路具有較強的靜電保護能力。
文檔編號H01L23/60GK102054838SQ200910198358
公開日2011年5月11日 申請日期2009年11月5日 優先權日2009年11月5日
發明者何軍, 單毅 申請人:上海宏力半導體制造有限公司