專利名稱：與時間相關電介質擊穿的并行測試電路的制作方法
技術領域：
本發明涉及半導體制造技術領域，特別涉及一種與時間相關電介質擊穿的并行測
試電路。
背景技術：
M0S晶體管中的柵氧化層是由硅襯底在高溫下氧化形成的，這層Si0j莫是 一種具有1015Q cm左右的高電阻率的絕緣膜，當外加電場大于6mV/cm時，會產生 F-N(Flowler-Nordheim)型隧道電流。 隨著超大規模集成電路的集成度不斷提高，M0S集成電路隨之向微細化的方向發 展，其柵氧化層也日益薄膜化，但較高的電場強度對柵氧化層的性能的影響就成為一個突 出的問題。柵氧抗電性能不好將導致MOS器件電參數不穩定，如闌值電壓漂移、跨導下降 和漏電流增加等，甚至可引起柵氧化膜的擊穿。 當前O. 25iim工藝的柵氧化層厚度為4 5nm，而如果到了 0. 13iim工藝時，柵氧
化層的厚度將僅為2 3nm。當電源電壓為2. 2V時，二氧化硅膜上的電場就有可能大于
6mV/cm而產生擊穿，從而必須考慮絕緣擊穿對M0S氧化層質量的影響。 因此，柵氧化膜的擊穿，包括與時間相關電介質擊穿(TDDB
Time-D印endentDielectric Breakdown)禾口瞬時擊穿(TZDB Time-Zero Dielectric
Breakdown)， 一直是超大規模集成電路可靠性研究領域關注的熱點問題，也是限制集成度
提高的重要因素。 相比較而言，TDDB作為一種主要的薄柵氧化層(厚度小于20nm)質量評測方法在 企業與實驗室中得到了更為廣泛的應用。 TDDB測試屬于一種加速測試，它通過實測擊穿電量Q擊穿時間tBD等大量數據 的統計分布來表征氧化膜的質量，并可通過它來預測柵氧化層的壽命。通常可采取在大于 7mV/cm的高電場下進行。根據實驗時M0S上外加電場的方式，常用的TDDB壽命評價方法可 分為恒定電壓法、恒定電流法、斜坡電壓法和斜坡電流法。 由于TDDB參數及其失效分布很好地反映了柵氧化層的質量，這種方法被廣泛應
用于集成電路制造業中。利用它可以區分不同的擊穿類型和過程，從而找到引起擊穿的因
素，也可以用來比較氧化物和氮化物等多種介質的質量以及評估器件工藝中各步驟對薄柵
氧化層質量的影響，還可以用來預測器件的壽命和EEPR0M的可擦寫次數。 然而現有技術中，評價柵氧化膜TDDB可靠性的方法是，通常在直流電壓或直流電
流下對多個樣品時進行加速測試，所用的測試時間是每個測試樣品發生擊穿的失效時間的
總和，請參見圖2，所用的測試時間T = Tl+T2+T3+T4+T5+T6，因此在對產品進行TDDB測試
所用的時間將會很長，進而影響了產品的測試效率，增加了相應的生產成本。
發明內容
本發明旨在解決現有技術中，在對M0S晶體管器件進行TDDB測試所用的時間過長所導致的生產效率，生產成本提高等技術問題。 有鑒于此，本發明提供一種與時間相關電介質擊穿的并行測試電路，包括電源模 塊、多個晶體管器件和多個電熔絲；其中所述多個MOS晶體管器件的柵極端分別通過所述 電熔絲連接于所述電源模塊，且所述多個M0S晶體管器件的源極、漏極及背柵極均接地。
進一步的，所述電熔絲為電可編程電熔絲。
進一步的，所述電源模塊為恒定電壓模塊。 利用本發明提供的TDDB并行測試電路可以大大縮短MOS晶體管器件的TDDB的檢 測時間，大大提高MOS晶體管器件的檢測效率，有效降低了生產成本。
圖1所示為本發明一實施例提供的與時間相關電介質擊穿的并行測試電路的示 意圖； 圖2所示為在進行時間相關電介質擊穿的測試中各待測M0S晶體管器件失效的時 間。
具體實施例方式
為使本發明的技術特征更明顯易懂，下面結合附圖，給出具體實施例，對本發明做 進一步的描述。 請參見圖l，其所示為本發明一實施例所提供的與時間相關電介質擊穿(TDDB Time-D印endent Dielectric Breakdown)的測試電路，該電路包括 電源模塊110、多個待測M0S晶體管器件120和多個電熔絲130，所述多個待測M0S 晶體管器件120的柵極121分別通過所述電熔絲130連接于所述電源模塊110 ;且所述多 個待測M0S晶體管器件120的其余三端源極122、漏極123及背柵極124均接地。
在本實施例中，所述電源模塊為恒定電壓模塊，在待測MOS晶體管器件120柵極 121上加恒定的電壓，使器件處于積累狀態或反型狀態，經過一段時間后，氧化膜就會擊穿， 這期間經歷的時間就是在該條件下的壽命。 在本實施例中，所述電熔絲130為電可編程電熔絲(eFUSE electricallyprogra,ble fuse device)。當待測MOS晶體管器件120的柵極氧化層未 被擊穿時，其產生的漏電流非常小，只有幾個到幾十nA的電流量，此時，在本實施例中，電 可編程電熔絲的阻值也很小，持續給待測MOS晶體管器件120施加恒定測試電壓。
當待測M0S晶體管器件120的柵極氧化層被擊穿時，其產生的漏電流變大，電流脈 沖達到幾mA甚至更大的數值，此時，電可編程電熔絲將熔斷而阻值變大，在本實施例中，電 可編程電熔絲的阻值達到10e9Q ，將此柵極氧化層被擊穿的待測M0S晶體管器件與測試電 路隔離，停止對該擊穿失效的M0S晶體管器件的測試。通過儀器可以觀測到一個電流突然 增加然后又突然減少的脈沖信號，并且記錄下此脈沖的時間，即為此器件的失效時間，參見 圖2，如Tl， T2， T3， T4， T5， T6等為各電流脈沖對應的時間。同時繼續對其他的M0S晶體管 器件進行測試，當最后一個待測M0S晶體管器件的柵極氧化層被擊穿失效時，則停止TDDB 領lj試。 本發明提供的實施例所提供的與時間相關電介質擊穿(TDDB)的并行測試電路可以同時對多個待測M0S晶體管器件進行測試，且其所用的測試時間僅為待測MOS晶體 管器件中所需擊穿失效所用最長的時間，請參見圖2，其測試時間T' =T6。而現有技術 中，進行TDDB測試所用的時間為所有待測MOS晶體管器件都失效所用的時間的總和T = Tl+T2+T3+T4+T5+T6。 由此可見，利用本發明實施例提供的TDDB的并行檢測電路可以大大縮短MOS晶體 管器件的TDDB的檢測時間，大大提高MOS晶體管器件的檢測效率，有效降低了生產成本。
雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明，任何所屬技術 領域中具有通常知識者，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此 本發明的保護范圍當視權利要求書所界定者為準。
權利要求
一種與時間相關電介質擊穿的并行測試電路，其特征在于，包括電源模塊、多個MOS晶體管器件和多個電熔絲；其中所述多個MOS晶體管器件的柵極端分別通過所述電熔絲連接于所述電源模塊，且所述多個MOS晶體管器件的源極、漏極及背柵極均接地。
2. 根據權利要求1所述的與時間相關電介質擊穿的并行測試電路，其特征在于，所述 電熔絲為電可編程電熔絲。
3. 根據權利要求1所述的與時間相關電介質擊穿的并行測試電路，其特征在于，所述 電源模塊為恒定電壓模塊。
全文摘要
本發明揭露了一種與時間相關電介質擊穿(TDDB)的并行測試電路，包括電源模塊、多個MOS晶體管器件和多個電熔絲；其中所述多個晶體管器件的柵極端分別通過所述電熔絲連接于所述電源模塊，且所述多個晶體管器件的源極、漏極及背柵極三端均接地。利用本發明提供的TDDB并行測試電路可以大大縮短晶體管器件的TDDB的檢測時間，大大提高晶體管器件的檢測效率，有效降低了生產成本。
文檔編號H01L21/66GK101702005SQ200910197809
公開日2010年5月5日 申請日期2009年10月28日 優先權日2009年10月28日
發明者高超 申請人:上海宏力半導體制造有限公司