專利名稱：應力作用的半導體器件及其制造方法
技術領域：
本發明涉及半導體制造領域，尤其涉及采用了應變記憶技術的半導體器件及其制 造方法。
背景技術：
在半導體器件尤其MOS器件中，提高場效應晶體管的開關頻率的一種主要方法是 提高驅動電流，而提高驅動電流的主要途徑是提高載流子遷移率。現有一種提高場效應晶 體管載流子遷移率的技術是應變記憶技術(Stress Memorization Technique，簡稱SMT)以 及應力刻蝕阻擋層技術(Mressd-CESL，contact etch stop layer)，通過上述兩種技術， 在場效應晶體管的溝道區域形成穩定應力，提高溝道中的載流子遷移率。通常拉伸應力可 以使得溝道區域中的分子排列更加疏松，從而提高電子的遷移率，適用于NMOS晶體管；而 壓縮應力使得溝道區域內的分子排布更加緊密，有助于提高空穴的遷移率，適用于PMOS晶 體管。所述應變記憶技術SMT具體包括采用S/D退火工藝，使得應力頂蓋層(Activation Capping Layer，簡稱ACL)底部的多晶硅柵極再結晶，使得應力頂蓋層ACL所誘發的應力， 記憶于MOS器件中，而應力刻蝕阻擋層技術具體包括將MOS器件表面的CESL層通過特定工 藝形成具有內置應力的結構，進一步誘導MOS器件內尤其溝道處的應力效果，致使MOS器件 的電性能改善6 10%。而針對PMOS晶體管以及NMOS晶體管對不同應力的要求，還可以 在MOS器件上進行選擇性的局部應變，達到提高MOS器件的電性能的目的。見Chien-Hao Chen 等人發表的論文"Stress Memorization Technique (SMT) by Selectively Strained-Nitride Capping for Sub-65nm High-perfornanceStrained-Si Device Application，，(出 自 2004 年"Symposium on VLSI Technology Digest of Technical Papers")，介紹了一種典型的應力作用的CMOS器件的制造工藝，剖面示意圖如 圖1至圖6所示。如圖1所示，首先提供半導體基底10，在半導體基底10上形成NMOS晶體管m以 及PMOS晶體管N2，且NMOS晶體管附與PMOS晶體管N2之間通過淺溝槽11相隔離。如圖2所示，在所述NMOS晶體管m以及PMOS晶體管N2的表面形成應力頂蓋層 101，所述應力頂蓋層101的材質可以為SiN，可以通過熱驅動化學氣相沉積(TDCVD)或者等 離子增強化學氣相沉積(PECVD)形成。通過改變所述化學氣相沉積的參數，可以調節應力 頂蓋層101對底部晶體管所誘發的應力類型以及應力大小。假設，所述應力頂蓋層101提 供拉伸應力，從而對NMOS晶體管m產生有益影響。如圖3所示，使用掩膜進行刻蝕，選擇性地去除所述PMOS晶體管N2表面的應力頂 蓋層101，而保留位于NMOS晶體管m表面的部分應力頂蓋層101 ；然后對晶體管的柵極以 及源、漏區域進行熱退火。在上述退火過程中，由于僅有NMOS晶體管m表面存在應力頂蓋層101，因此退火 后，應力頂蓋層101所誘發的拉伸應力，將被保留在NMOS晶體管m中，從而提高了 NMOS晶體管m溝道區的載流子遷移率。如圖4所示，去除應力頂蓋層101，對NMOS晶體管附以及PMOS晶體管N2進行后 端硅化工藝，形成金屬硅化物層201，用于后續工藝形成接觸孔并引出互連線，降低接觸電 阻。如圖5所示，在NMOS晶體管m以及PMOS晶體管N2的表面形成刻蝕阻擋層102。所 述刻蝕阻擋層102的材質也可以為SiN，可以通過熱驅動化學氣相沉積(Thermally-Driven CVD，TDCVD)或者等離子增強化學氣相沉積(PlasmaEnhance CVD，PECVD)形成。除了在后續 工藝形成接觸孔的過程中起到刻蝕阻擋的作用，另一方面也起到誘發晶體管應力的作用。 所述刻蝕阻擋層102的應力類型與應力頂蓋層101相同，使得產生的應力效果疊加，進一步 提高器件的電性能。如圖6所示，在所述刻蝕阻擋層102的表面形成金屬前介質層202。后續工藝中， 在金屬前介質層202中形成接觸孔203，引出半導體器件的有源區互連線。現有技術中存在如下問題應力頂蓋層101以及刻蝕阻擋層102作為器件表面 的應變層，如果厚度過厚，由于自身張力的作用，容易在折角處例如柵極突出襯底部分產生 45°的裂縫；此外，應變層底部與襯底之間的粘合性也較差，容易出現褶皺空隙等。上述缺 陷見圖7中虛線所圈位置20，均將導致器件性能的下降。
發明內容
本發明解決的問題是提供一種應力作用的半導體器件及其制造方法，避免在應變 層的折角處以及應變層底部與器件表面之間產生裂縫或者空隙等缺陷。為解決上述問題，本發明提供了一種應力作用的半導體器件，包括半導體器件以 及形成于器件表面的復合應變層，所述復合應變層包括至少兩層應變層，各應變層的應力 類型相同。所述應力類型包括拉伸應力以及壓縮應力。作為優選方案，所述各應變層的應力大小自半導體器件表面起逐層增大或減小。所述半導體器件包括NMOS晶體管或PMOS晶體管。其中，當所述半導體器件為NMOS 晶體管時，應變層的應力類型為拉伸應力；當所述半導體器件為PMOS晶體管時，應變層的 應力類型則為壓縮應力。作為可選方案，所述各應變層的材質為SiN ；各應變層的厚度范圍為10人 400A; 所述復合應變層總厚度范圍為300A 1000A。本發明還提供了一種應力作用的半導體器件制造方法，包括提供半導體器件；在半導體器件的表面形成復合應變層；所述復合應變層包括至少兩層應變層，且各應變層的應力類型相同。所述應力類型包括拉伸應力以及壓縮應力。作為優選方案，各應變層的應力大小自半導體器件表面起逐層增大或減小。所述半導體器件包括NMOS晶體管或PMOS晶體管。其中，當所述半導體器件為NMOS 晶體管時，應變層的應力類型為拉伸應力；當所述半導體器件為PMOS晶體管時，應變層的 應力類型則為壓縮應力。
作為可選方案，所述應變層的材質為SiN ；可以采用熱驅動化學氣相沉積或等離 子增強氣相沉積形成；各應變層的厚度范圍為10人 400人；所述復合應變層總厚度范圍為 300A 1000A。與現有技術的單層應變層相比，本發明通過將多層應變層復合，形成于半導體器 件上，使得應變層能夠緊附于器件表面，避免在折角處以及應變層底部與器件表面之間產 生裂縫或者空隙等缺陷，同時各層應變層共同作用，不降低整體誘發應力的大小。
通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及其他目 的、特征和優勢將更加清晰。附圖中與現有技術相同的部件使用了相同的附圖標記。附圖 并未按比例繪制，重點在于示出本發明的主旨。在附圖中為清楚起見，放大了層和區域的尺 寸。圖1至圖6是現有的一種應力作用CMOS器件制造工藝示意圖；圖7是現有的應力作用的半導體器件產生缺陷示意圖；圖8是本發明所述應力作用的半導體器件制造方法流程圖；圖9至圖13是應用本發明具體實施例制造方法工藝示意圖。
具體實施例方式從背景技術可知，在應力作用的CMOS器件制造工藝中，如果晶體管表面的應變層 (應力頂蓋層101或刻蝕阻擋層102)厚度過厚，容易使得應變層的折角處，例如柵極與兩側 源漏區的界面位置，形成裂縫；同時應變層底部與器件表面的粘附性變差，形成空隙。本發 明采用多層應變層復合的辦法，單層應變層較薄，同時多層應變層應力相復合，不降低總體 誘發應力的大小。如圖8所示，本發明所述應力作用的半導體器件制造方法，流程包括Si、提供半導體器件。其中半導體器件包括NMOS晶體管以及PMOS晶體管。但應當指出的是由于應變層 的應用范圍廣泛，因此形成工藝可能穿插于整個器件制造工藝中，例如在背景技術所述的 制造CMOS器件工藝，其中應力頂蓋層101或刻蝕阻擋層102均為應變層，形成于CMOS工藝 中間結構的表面。因此本發明所述的半導體器件并不僅局限于已具有完整結構以及功能的 器件，也可以是半導體制程中的中間結構。S2、在半導體器件的表面形成第一應變層；在所述第一應變層的表面形成第二應變層；......在第η應變層的表面形成第η+1應變層；上述多層應變層組合形成復合應變層，其中各應變層應力類型相同。作為優選的 方案，各應變層采用相同的材質、厚度以及形成方法，可以降低工藝成本；此外各應變層的 應力大小自半導體器件表面起逐層增大或減小。常用的應變層材料可以是SiN，可以采用熱 驅動化學氣相沉積或等離子增強氣相沉積形成，通過調節沉積的工藝參數調整應力頂蓋層 的誘發應力類型以及應力大小。
S3、作為可選步驟，可以對上述表面形成有應變層的半導體器件進行退火穩固。在上述制造方法中，使用多層應變層相復合的方式，代替現有技術中較厚且自身 各處應力大小一致的應變層，對于底部的應變層而言由于厚度較薄，因此能夠緊密貼合器 件的表面；各層應力大小逐層增大或者減小，使得相鄰應變層之間的應力大小差距較小，一 方面有利于提高應變層整體的韌性以避免折角裂縫或者表面空隙等缺陷的產生，另一方面 在制造過程中，逐層形成應變層時，易于工藝參數的調整。此外復合應變層的對半導體器件 總體誘發應力的能力并不會降低。基于上述制造方法，本發明所提供的應力作用的半導體器件，包括半導體器件以 及形成于器件表面的復合應變層，其特征在于所述復合應變層包括至少兩層應變層；所 述各應變層的應力類型相同。其中針對半導體器件的不同誘發應力的需求，所述應力類型可以為壓縮應力也可 以為拉伸應力，各應變層的應力大小逐層變大或者變小。下面結合具體實施例，對本發明做進一步介紹。圖8至圖18為應用本發明具體實 施例制造方法的工藝示意圖。如圖9所示，提供半導體襯底300，在半導體襯底300上形成NMOS晶體管，所述 NMOS晶體管包括柵極301以及位于柵極301兩側襯底內的源區302、漏區303。具體形成工藝與現有技術相同，可以采用常規的CMOS工藝制作圖8所示的器件結 構。本實施例中，僅以NMOS晶體管為例，并非對本發明所述制造方法中的半導體器件結構 做出限定，本領域技術人員應當可以將本發明所述制造方法推及并應用至其他結構的半導 體器件制造工藝中，特此說明。如圖10所示，在所述NMOS晶體管的表面形成第一應力頂蓋層401，所述第一應力 頂蓋層401可以通過熱驅動化學氣相沉積(TDCVD)或者等離子增強化學氣相沉積(PECVD) 形成。通過改變所述化學氣相沉積的參數，可以調節應力頂蓋層101對底部晶體管所誘發 的應力類型以及應力大小。所述應力頂蓋層401的材質為SiN，采用等離子增強化學氣相沉積(PECVD)形成， 厚度范圍為IOA 400Λ，本實施例中，所述第一應力頂蓋層401的厚度為150 所誘發的 應力類型為拉伸應力，大小為800MPa能夠提高NMOS晶體管中源區302與漏區303之間襯 底內的溝道載流子遷移率。如圖11所示，在所述第一應力頂蓋層401的表面形成第二應力頂蓋層402，所述 第二應力頂蓋層402也可以通過熱驅動化學氣相沉積(TDCVD)或者等離子增強化學氣相沉 積(PECVD)形成。通過改變所述化學氣相沉積的參數，可以調節應力頂蓋層402對底部晶 體管所誘發的應力類型以及應力大小，所述第二應力頂蓋層402的應力類型與第一應力頂 蓋層401相同，但應力大小不同。如圖12所示，重復圖10所示工藝，在所述第二應力頂蓋層402的表面依次形成第 三應力頂蓋層403。作為優選方案，各應力頂蓋層的應力類型、材質、厚度以及形成工藝可以相同，僅 在工藝參數上進行微調，使得各應力頂蓋層的誘發應力大小自NMOS晶體管的表面起逐層 增大或者減小。本實施例中，各應力頂蓋層的誘發應力的大小從第一應力頂蓋層401起順 序增大。依次為800MPa、IOOOMPa以及1200MPa。
最終，第一應力頂蓋層401、第二應力頂蓋層402以及第三應力頂蓋層403構成一 個復合應力頂蓋層40，厚度為三層之和，范圍為300 A 1000 A。本實施例中，所述復合應 力頂蓋層40的厚度為450 k。如果需要進一步提高復合應力頂蓋層40的誘發應力大小，還可以使用紫外線照 射所述復合應力頂蓋層40 (即UV Cure Process)，增強復合應力頂蓋層40的誘發應力能 力。但如果要進行紫外線照射工藝，需要在形成應力頂蓋層之前，先在半導體器件的表面形 成照射阻擋層以防止紫外線損壞器件。如圖13所示，在應變記憶技術中，還需要進一步對形成有復合應力頂蓋層40的 NMOS晶體管進行熱退火。所述熱退火將使得復合應力頂蓋層40所誘發的應力被記憶至晶 體管中，以提高溝道載流子遷移率。本實施例中，所述退火的參數為溫度升至950-1100C、 退火時間1. 5s-2. k。上述實施例，僅以半導體器件表面形成拉伸應力，提高NMOS晶體管的溝道載流子 遷移率為例；如果需要形成壓縮應力以提高PMOS晶體管的溝道載流子遷移率，其工藝制程 僅需要改變各應力頂蓋層的應力類型即可，具體的制造流程類似。進一步的，上述制造方法還可以拓展至對不同半導體器件進行局部或者復合的應 變記憶制程，提升半導體器件的整體電性能。例如在背景技術所示的CMOS器件制造工藝 中，刻蝕阻擋層102同樣可以應用本發明所述方法，逐層制作成復合結構，與本實施例區別 僅在于無需進行后續的退火。本發明領域技術人員應當容易推得，此處不再贅述。本發明雖然以較佳實施例公開如上，但其并不是用來限定權利要求，任何本領域 技術人員在不脫離本發明的精神和范圍內，都可以做出可能的變動和修改，因此本發明的 保護范圍應當以本發明權利要求所界定的范圍為準。
權利要求
1.一種應力作用的半導體器件，其特征在于包括半導體器件以及形成于器件表面的 復合應變層，所述復合應變層包括至少兩層應變層，各應變層的應力類型相同。
2.如權利要求1所述的半導體器件，其特征在于，所述應力類型包括拉伸應力以及壓 縮應力。
3.如權利要求1所述的半導體器件，其特征在于，所述各應變層的應力大小自半導體 器件表面起逐層增大或減小。
4.如權利要求1所述的半導體器件，其特征在于，所述半導體器件包括NMOS晶體管或 PMOS晶體管。
5.如權利要求4所述的半導體器件，其特征在于，當所述半導體器件為NMOS晶體管時， 應變層的應力類型為拉伸應力；當所述半導體器件為PMOS晶體管時，應變層的應力類型則 為壓縮應力。
6.如權利要求5所述的半導體器件，其特征在于，所述各應變層的材質為SiN。
7.如權利要求6所述的半導體器件，其特征在于，所述各應變層的厚度范圍為 ioA 400A。
8.如權利要求7所述的半導體器件，其特征在于，所述復合應變層總厚度范圍 300A 1000A。
9.一種應力作用的半導體器件制造方法，其特征在于，包括提供半導體器件；在半導體器件的表面形成復合應變層；所述復合應變層包括至少兩層應變層，且各應變層的應力類型相同。
10.如權利要求9所述的制造方法，其特征在于，所述應力類型包括拉伸應力以及壓縮 應力。
11.如權利要求9所述的制造方法，其特征在于，各應變層的應力大小自半導體器件表 面起逐層增大或減小。
12.如權利要求9所述的制造方法，其特征在于，所述半導體器件包括NMOS晶體管或 PMOS晶體管。
13.如權利要求12所述的制造方法，其特征在于，當所述半導體器件為NMOS晶體管時， 應變層的應力類型為拉伸應力；當所述半導體器件為PMOS晶體管時，應變層的應力類型則 為壓縮應力。
14.如權利要求13所述的制造方法，其特征在于，所述應變層的材質為SiN。
15.如權利要求14所述的制造方法，其特征在于，所述應變層采用熱驅動化學氣相沉 積或等離子增強氣相沉積形成。
16.如權利要求15所述的制造方法，其特征在于，所述各應變層的厚度范圍為 10A~400A。
17.如權利要求16所述的半導體器件，其特征在于，所述復合應變層總厚度范圍 300A 1000A。
全文摘要
本發明提供了一種應力作用的半導體器件及其制造方法，其中，所述制造方法包括提供半導體器件；在半導體器件的表面形成第一應變層；在所述第一應變層的表面形成第二應變層......在第n應變層的表面形成第n+1應變層；所述各應變層的應力類型相同。與現有技術的單層應變層相比，本發明通過將多層應變層復合，形成于半導體器件上，使得應變層能夠緊附于器件表面，避免在折角處以及應變層底部與器件表面之間產生裂縫或者空隙等缺陷，同時各層應變層共同作用，不降低整體誘發應力的大小。
文檔編號H01L21/8238GK102044561SQ200910197078
公開日2011年5月4日 申請日期2009年10月13日 優先權日2009年10月13日
發明者王禎貞 申請人:中芯國際集成電路制造(上海)有限公司