半導體器件的制作方法

專利名稱：半導體器件的制作方法
技術領域：
本發明涉及靜電放電保護元件，其用于保護具有高耐受電壓的半 導體器件免于由于由靜電放電或其類似物代表的電涌或噪聲引起的 擊穿。
背景技術：
半導體器件配備有靜電放電(以下簡稱為ESD)保護元件用于 保護內部元件免于由ESD代表的各種電涌或噪聲。ESD保護元件的 例子包括二極管元件(其寄生地形成)、雙極元件和晶閘管元件。對 那些元件要求的功能是在穩態期間持續地保持截止狀態，以當向半導 體器件施加電涌或噪聲時在內部元件的擊穿發生之前工作以釋;^文由 電涌或噪聲產生的巨大電流，并且再次返回到截止狀態。
作為一般的ESD保護元件，NMOS截止晶體管是典型的。圖6 示出常規的NMOS截止晶體管。圖6的NMOS截止晶體管在p型半 導體村底11上形成，并且包括在p型半導體襯底11上形成的4冊極絕 緣膜22上的柵電極33。 n型高濃度擴散層15a在漏電極31上形成。 作為源極的n型高濃度擴散層15b和采用p型半導體襯底11的電勢 的p型高濃度擴散層16形成用于源極-襯底電極32。 n型高濃度擴散 層15b、 p型高濃度擴散層16、柵電極33互相電連接，并且連接到電勢Vss。漏電極31連接到電源端子Vdd或輸入/輸出端子。
圖6的NMOS截止晶體管具有以下結構。當負極性的電涌或噪聲 施加到漏電極31時，正向偏壓在n型高濃度擴散層15a和p型半導體 襯底ll的pn結中產生，由此電荷逃逸到Vss。當正才及性的電涌或嗜: 聲施加到漏電極31時，產生的反向偏壓導致表面擊穿，并且源極、 襯底和漏極寄生地形成npn雙極晶體管，其由p型半導體襯底11中 流動的電流操作，由此巨大的電流逃逸到Vss。為了在電涌或噪聲釋 放后可靠地關斷NMOS截止晶體管，在寄生叩n雙極晶體管的工作中 將保持電壓設置成等于或大于施加到半導體器件的最高工作電壓的 值是重要的。根據常規的結構，保持電壓可通過調節NMOS晶體管的 長度L而容易設置。JP2007-214267 A作為這樣的結構的例子在下文 說明。
在要保護的半導體器件的耐受電壓是高的情況下，對于NMOS 晶體管的表面擊穿電壓和保持電壓自然要求高電壓。圖7示出NMOS 截止晶體管，其中漏電極具有高耐受電壓結構。圖7的NMOS截止晶 體管在p型半導體襯底11上形成，并且包括在p型半導體襯底11上 形成的柵極絕緣膜22上的柵電極33。圖7的NMOS截止晶體管具有 LOCOS偏置結構，其中LOCOS氧化物膜21a和21b以及n型溝道阻 止擴散層13a和13b在柵電極33的兩端形成。n型高濃度擴散層15a 和n型阱擴散層12在漏電極31上形成。形成n型阱擴散層12以減 輕電場集中，電場集中是當高電壓施加到漏電極31上時在n型高濃 度擴散層15a的較低區域中產生的。作為源極的n型高濃度擴散層15b 和采用p型半導體襯底11的電勢的p型高濃度擴散層16形成用于源 極-襯底電極32。 n型高濃度擴散層15b、 p型高濃度擴散層16和柵電 極33互相電連接，并且連接到電勢Vss。漏電極31連接到電源端子 Vdd或輸入/輸出端子。
增加關于半導體襯底的結耐受電壓和關于漏電極的表面擊穿電 壓是必須的，并且因此半導體襯底的雜質濃度不可以設置過高。由于要求的耐受電壓變高，半導體襯底的濃度變低。在圖7中，NMOS截
止晶體管是高耐受電壓保護元件，并且因此p型半導體襯底11的濃 度極其低。即，p型半導體襯底11具有高電阻。因此，當正極性的電
涌或噪聲施加到漏電極31時，由于表面擊穿而產生的電流容易地引 起位于n型高濃度擴散層15b和n型溝道阻止擴散層13b下面的p型 半導體襯底11的電勢的增加，這容易地設置寄生npn雙極晶體管進 入工作狀態。因此，出現保持電壓變得極低的問題。
如在常規的結構中，當保持電壓基于NMOS晶體管的長度L來 調節時，NMOS截止晶體管的尺寸增加。可設想出通過調節柵極絕緣 膜22的厚度和漏電極的n型擴散層的濃度以從而增加p型半導體襯 底11的濃度來增強漏極耐受電壓的方法。然而，才艮據該方法，那些 部件的結構大不同于內部元件的結構，其增加制造步驟。此外，要保 護的半導體器件具有高耐受電壓，并且因此當保持電壓變得極其低時 增加了最高工作電壓和保持電壓之間的差值。因此，即使用上文提及 的方法，將保持電壓設置為等于或大于最高工作電壓是困難的。

發明內容
為了解決上文提及的問題，本發明提供
(1) 作為靜電放電保護元件的半導體器件，其中柵極絕緣膜 在p型半導體襯底上或p型阱擴散層上形成；柵電極在柵極絕緣膜上 形成；LOCOS氧化物膜在柵電極的兩端形成；p型溝道阻止擴散層在 該LOCOS氧化物膜中的一個的下面形成；n型高濃度擴散層形成以 致與p型溝道阻止擴散層相鄰；p型高濃度擴散層形成以致與p型溝 道阻止擴散層和n型高濃度擴散層相鄰；n型溝道阻止擴散層在該 LOCOS氧化物膜中的另一個的下面形成；并且另一個n型高濃度擴 散層形成以致與n型溝道阻止擴散層相鄰；并且
(2) 作為靜電放電保護元件的半導體器件，其中柵極絕緣膜 在p型半導體襯底上或p型阱擴散層上形成；柵電極在柵極絕緣膜上形成；LOCOS氧化物膜在柵電極的兩端形成；p型溝道阻止擴散層在 LOCOS氧化物膜中的一個之一的下面形成；p型高濃度擴散層形成以 致與p型溝道阻止擴散層相鄰；n型高濃度擴散層形成以致被p型溝 道阻止擴散層以平面的方式包圍；n型溝道阻止擴散層在LOCOS氧 化物膜中的另 一個的下面形成；并且另 一個n型高濃度擴散層形成以 致與n型溝道阻止擴散層相鄰。
在用于保護具有高耐受電壓的半導體器件免于噪聲或電涌的 ESD保護元件中，LOCOS氧化物膜在柵電極的兩端形成，并且這些 LOCOS氧化物膜中未位于漏極側的 一個LOCOS氧化物膜的下面形成 的擴散層的導電類型設置成p型，以從而限制由于漏極的表面擊穿所 產生的電流在源極側n型高濃度擴散層下面的部分中流動的量。因此， 可以增加寄生叩n雙極晶體管工作的保持電壓，并且ESD保護元件的 特性可以通過使用對于內部元件必需的擴散層或絕緣膜而容易地設 置，這消除了向ESD保護元件專門增加形成擴散層或絕緣膜的步驟的 需要。此外，即使在保護高耐受電壓元件的情況下，容易地滿足對于 ESD保護元件需要的功能是可能的，在穩態期間持續地處于截止狀 態，而當電涌或噪聲施加到半導體器件時進行工作，以便不達到內部 元件的破壞，釋放產生的巨大電流，然后再次恢復截止狀態的功能。


在附圖中
圖l是示出根據本發明的實施例的半導體器件的示意平面圖； 圖2是示出根據本發明的實施例的半導體器件的示意剖視圖； 圖3是示出根據本發明的另 一 個實施例的半導體器件的示意平面
圖4是示出根據本發明的再另一個實施例的半導體器件的示意平 面圖5是示出根據本發明的再另 一個實施例的半導體器件的示意平
8面圖6是示出根據常規技術的實施例的半導體器件的示意剖視圖； 圖7是示出根據另 一個常規技術的實施例的半導體器件的示意剖視圖。
具體實施例方式
在下文中，根據本發明的優選實施例參照附圖詳細說明。 圖1是示出根據本發明的實施例的半導體器件的平面圖。P型高 濃度擴散層16和n型高濃度擴散層15b彼此相鄰地形成。P型溝道阻 止擴散層14形成使得以平面方式包圍p型高濃度擴散層16和n型高 濃度擴散層15b。 n型阱擴散層12和n型溝道阻止擴散層13形成以 致包圍n型高濃度擴散層15a。 p型半導體襯底11的一部分在p型溝 道阻止擴散層14和n型溝道阻止擴散層13之間存在。柵電極33橫 過p型半導體襯底11、 p型溝道阻止擴散層14和n型溝道阻止擴散 層13形成。
該半導體器件的結構參照圖2在下面更加詳細地說明，圖2是沿 圖1的連接A和A，的點劃線獲取的剖視圖。柵電極33在p型半導體 襯底11上形成的柵極絕緣膜22上形成。LOCOS氧化物膜21a和21b 在柵電極33的兩端形成。n型高濃度擴散層15a形成用于漏電極31 以便與n型溝道阻止擴散層Ba相鄰，該n型溝道阻止擴散層13a在 LOCOS氧化物膜21a下面形成并且作為用于減輕電場的偏置層。n型 阱擴散層12在n型高濃度擴散層15a下面形成，并且具有減輕當高電 壓施加到漏電極31上時在n型高濃度擴散層15a的較低區域中產生的 電場集中的功能。作為源極的n型高濃度擴散層15b和采用p型半導 體襯底11的電勢的p型高濃度擴散層16形成用于源極-襯底電極32。 p型溝道阻止擴散層14b與位于LOCOS氧化物膜21b下面的n型高 濃度擴散層15b相鄰形成。n型高濃度擴散層15b、 p型高濃度擴散層 16和柵電極33互相電連接，并且連接到電勢Vss。漏電極31連接到電源端子Vdd。
在具有上文提及的結構的元件中，當帶負電荷的噪聲施加到電源
端子Vdd時，在漏電極31和p型半導體村底11之間形成的pn結具 有正向偏壓以允許噪聲逃逸到電勢Vss，由此保護內部元件。
在具有上文提及的結構的元件中，相反地，當帶正電荷的噪聲施 加到電源端Vdd時，表面擊穿首先在漏電極31和p型半導體襯底11 之間形成的pn結中發生，并且電流開始流入p型半導體4于底11。然 后，流入p型半導體襯底11的電流被p型高濃度擴散層16吸收并且 釋放到電勢Vss。在這個情況下，流入p型半導體襯底11的電流的大 部分穿過p型溝道阻止擴散層14b (其電阻是低的)，以到達p型高 濃度擴散層16。只有流入p型半導體村底11的電流的剩余的小部分 穿過p型半導體襯底11以到達p型高濃度擴散層16。穿過p型半導 體襯底11的電流部分在n型高濃度擴散層15b下面流動，并且因此p 型半導體村底11位于n型高濃度擴散層15b下面的部分的電勢被增 加，由此寄生的npn雙極晶體管開始在由n型高濃度擴散層15b、 p 型半導體襯底11和漏電極31形成的叩n結中工作。因此，施加到電 源端Vdd的噪聲逃逸到電勢Vss,由此保護內部元件。
在漏電極31側的表面擊穿電壓由柵極絕緣膜22的厚度、n型溝 道阻止擴散層Ba和p型半導體襯底11的濃度及其類似物決定。根據 本發明的漏極結構與在要保護的內部元件內包括的高耐受電壓 NMOS晶體管的漏極結構是相同的。通過調節在圖2中示出的n型溝 道阻止擴散層13a的寬度，表面擊穿電壓可以容易地設置到低于內部 元件的擊穿電壓的值。通過改變在圖2中示出的p型溝道阻止擴散層 14的寬度，保持電壓可容易地設置。當p型溝道阻止擴散層14b的寬 度改變時，經由p型溝道阻止擴散層14到達p型高濃度擴散層16的 電流和直接從p型半導體襯底11到達p型高濃度擴散層16的電流的 比率改變。因此，在p型半導體襯底11位于n型高濃度擴散層15b 下面的部分中流動的電流減少，并且在p型半導體襯底11的電勢上的增加被抑制，其結果是寄生叩n雙極晶體管工作的保持電壓被增加。
用這個結構，即使當對于較高耐受電壓的內部元件將p型半導體襯底
11的濃度設置為低時，ESD保護元件的保持電壓可以容易地增加。
在p型半導體襯底11中流動的電流可以進一步通過釆用例如如圖3中示出的方法來限制，其中n型高濃度擴散層15b被p型高濃度擴散層16包圍。備選地，如在圖4中示出的，n型高濃度擴散層15b的一部分被p型高濃度擴散層16包圍使得n型高濃度擴散層15b的較短邊區域也與p型高濃度擴散層16接觸，或如在圖5中示出的，n型高濃度擴散層15b的一部分被p型高濃度擴散層16包圍使得n型高濃度擴散層15b的較短邊區域也與p型高濃度擴散層16接觸，以及另外，p型高濃度擴散層16向柵電極33伸出。在這個方式中，與n型高濃度擴散層15b的較短邊區域相鄰的p型擴散層的電勢的增加被抑制使得防止寄生npn雙極晶體管在n型高濃度擴散層15b的較短邊區域的端部周圍工作，由此n型高濃度擴散層15b的較長邊區域可以一皮有效地利用。
如上文說明的，根據本發明的結構實現下列內容。沒有必要對ESD保護元件專門增加形成擴散層或絕緣膜的步驟。ESD保護元件的特性可使用對于內部元件必需的擴散層或絕緣膜而容易地設置。即使在保護高耐受電壓元件的情況下，對于ESD保護元件需要的功能可被容易地滿足。即，滿足在穩態期間一直處于截止狀態，而當電涌或噪聲施加到半導體器件上時工作，以便不達到內部元件的破壞，釋放產生的巨大電流，然后再次恢復截止狀態的功能是容易的。
在上文提及的說明中，圖2示出例子，其中源極-村底電極32連接到電勢Vss并且漏電極31連接到電源端Vdd。備選地，源極-襯底電極32可連接到電勢Vss，并且漏電極31可連接到輸入/輸出端子。還是備選地，源極-襯底電極32可連接到輸入/輸出端子并且漏電極31可連接到電源端Vdd。基本上，可采用連接方法，其中漏電極M連接到施加有比源極-襯底電極32的電勢更高的電勢的端子以便確保施加到某一端子的噪聲或電涌通過其而可以逃逸到電源端子Vdd或電
勢Vss的通路。
在上文說明的本發明中，例舉了其中部件在具有p型導電性的半導體襯底上形成的情況。然而，即使在其中部件在p型阱擴散層上形
成的情況下可以獲得相同的效果。例如，即^f吏在其中部件在n型半導體襯底上形成的p型阱擴散層中形成的情況下獲得相同的效果。
權利要求
1.一種半導體器件，包括在p型半導體區域的表面上形成的柵極絕緣膜；設置在所述柵極絕緣膜上的柵電極；設置在所述p型半導體區域的表面的部分上的LOCOS氧化物膜，所述部分位于所述柵電極的兩端；設置在所述LOCOS氧化物膜中的一個LOCOS氧化物膜下面的p型溝道阻止擴散層；設置成與所述p型溝道阻止擴散層接觸的第一n型高濃度擴散層；設置成與所述p型溝道阻止擴散層和所述第一n型高濃度擴散層接觸的p型高濃度擴散層；設置在所述LOCOS氧化物膜中的另一個LOCOS氧化物膜下面的n型溝道阻止擴散層；以及設置成與所述n型溝道阻止擴散層接觸的第二n型高濃度擴散層。
2. 如權利要求1所述的半導體器件，其中所述第一n型高濃度 擴散層與所述p型溝道阻止擴散層僅在所述第一 n型高濃度擴散層的 一側接觸，所述一側為與所述柵電極相反的側，并且所述第一n型高 濃度擴散層與所述p型高濃度擴散層在所述第一 n型高濃度擴散層的 另 一側接觸，所述另 一側為不與所述p型溝道阻止擴散層接觸的側。
3. 如權利要求1所述的半導體器件，還包括設置在與所述n型 溝道阻止擴散層相鄰的所述第二 n型高濃度擴散層周圍的n型阱擴散 層。
4. 如權利要求1所述的半導體器件，其中所述p型高濃度擴散 層、所述第一n型高濃度擴散層和所述柵電極互相電連接。
5. 如權利要求1所述的半導體器件，其中如權利要求5所述互相電連接的所述p型高濃度擴散層、所述第一n型高濃度擴散層和所述柵電極連接到電勢Vss;并且 所述第二 n型高濃度擴散層連接到電源端子Vdd。
6. 如權利要求1所述的半導體器件，其中如權利要求5所述互相電連接的所述p型高濃度擴散層、所述第 一n型高濃度擴散層和所述柵電極連接到電勢Vss;并且 所述第二 n型高濃度擴散層連接到輸入/輸出端子。
7. 如權利要求1所述的半導體器件，其中如權利要求5所述互相電連接的所述p型高濃度擴散層、所述第 一 n型高濃度擴散層和所述柵電極連接到輸入/輸出端子；并且 所述第二 n型高濃度擴散層連接到電源端子Vdd。
8. —種半導體器件，其包括設置在p型半導體區域的表面上的柵極絕緣膜； 設置在所述柵極絕緣膜上的柵電極；設置在所述p型半導體區域的表面的部分上的LOCOS氧化物膜， 所述部分位于所述4冊電極的兩端；設置在所述LOCOS氧化物膜中的一個LOCOS氧化物膜下面的p 型溝道阻止擴散層；設置成以致與所述p型溝道阻止擴散層接觸的p型高濃度擴散層；設置成以致被所述p型高濃度擴散層以平面方式包圍的第一 n型 高濃度擴散層；設置在所述LOCOS氧化物膜中的另一個LOCOS氧化物膜下面 的n型溝道阻止擴散層；以及設置成以致與所述n型溝道阻止擴散層相鄰的第二 n型高濃度擴 散層。
9. 如權利要求8所述的半導體器件，還包括設置在與所述n型 溝道阻止擴散層相鄰的所述第二 n型高濃度擴散層周圍的n型阱擴散層。
10. 如權利要求8所述的半導體器件，其中所述p型高濃度擴散 層、所述第一n型高濃度擴散層和所述柵電極互相電連接。
11. 如權利要求8所述的半導體器件，其中如權利要求5所述互相電連接的所述p型高濃度擴散層、所述第 一 n型高濃度擴散層和所述柵電極連接到電勢Vss;并且 所述第二 n型高濃度擴散層連接到電源端子Vdd。
12. 如權利要求8所述的半導體器件，其中如權利要求5所述互相電連接的所述p型高濃度擴散層、所述第 一n型高濃度擴散層和所述柵電極連接到電勢Vss;并且 所述第二 n型高濃度擴散層連接到輸入/輸出端子。
13. 如權利要求8所述的半導體器件，其中如權利要求5所述互相電連接的所述p型高濃度擴散層、所述第 一 n型高濃度擴散層和所述柵電極連接到輸入/輸出端子；并且 所述第二 n型高濃度擴散層連接到電源端子Vdd。
全文摘要
提供的是ESD保護元件，其中LOCOS氧化物膜在柵電極的兩端形成，以及該LOCOS氧化物膜中未位于漏極側的一個LOCOS氧化物膜下面形成的擴散層的導電類型設置成p型，以從而限制由于漏極的表面擊穿而產生的電流在源極側n型高濃度擴散層下面的部分中流動的量。通過這個結構，即使在保護高耐受電壓元件的情況下，可以容易地滿足對于ESD保護元件所要求的功能，該功能是，在穩態期間持續地處于截止狀態，而當電涌或噪聲施加到半導體器件時工作以致不達到內部元件的破壞，釋放產生的巨大電流，然后再次恢復截止狀態。
文檔編號H01L29/78GK101651152SQ200910163448
公開日2010年2月17日 申請日期2009年8月13日 優先權日2008年8月13日
發明者北島裕一郎 申請人:精工電子有限公司