專利名稱：半導體制作工藝的制作方法
專利說明本發明涉及一種半導體制作工藝，且特別涉及一種用于減少漏電流路徑的方法。
背景技術：
等離子體是一種經部分離子化的氣體，且目前等離子體已廣泛應用于半導體工藝 中，如薄膜沉積、蝕刻、離子注入等。然而，由于工藝環境的影響，等離子體卻會使得電荷沿 著金屬移動，發生所謂的天線效應(antenna effect)，影響元件的效能。舉例來說，動態隨機存取存儲器(dynamic random access memory，DRAM)是以 存儲單元內電容器來儲存數據，每一個存儲單元的數據值即是由其電容器所帶的電荷來 判讀。隨著科技的進步，為了因應存儲單元的集成度日漸提升等需求，在縮小存儲單元尺 寸的同時，還必須增加電容器電容值以減少數據誤判的機會，并減少存儲單元數據的更新 (refresh)頻率，提升運作的效率。DRAM的信號存取是通過電荷在電容器的儲存或更新，若電容器發生電流泄漏的 情況時，則會增加數據的更新頻率，影響數據存取的速度，甚至造成數據存取發生錯誤。在 DRAM的一般工藝中，會使用高密度等離子體化學氣相沉積法(HDPCVD)來沉積具有良好填 溝能力的氧化硅介電層，或是會使用等離子體對鋁等金屬進行蝕刻，這類大量使用等離子 體的工藝皆會導致上述的問題產生。也就是說，工藝中所使用的等離子體會使介電層表面 上聚集電荷，且聚集在介電層表面上的電荷會沿著金屬內連線而移動至硅基底中，使部分 電荷被硅基底的懸掛鍵(dangling bond)捕獲，造成漏電流路徑的產生，因而導致電容器的 更新時間過短、啟始電壓分布過大等嚴重問題。因此，如何有效解決已知工藝中使用等離子體所衍生出大量電流泄漏的問題，并 減少DRAM的數據更新頻率，而制造出高成品率且高可靠度的半導體元件，以確保元件品質 及效能是業界亟欲解決的課題之一。
發明內容
有鑒于此，本發明提供一種半導體制作工藝，可以減少漏電流路徑的產生，以提升 元件效能。本發明提出一種半導體制作工藝。提供基底，且基底上已形成有介電層。接著， 于介電層中形成內連線結構，其中內連線結構的材料包括銅。于介電層上形成金屬層，并 圖案化金屬層，以形成焊墊。進行退火步驟，其中退火步驟所使用的氣體源包括濃度為 50% -90%的氫氣。在本發明的一實施例中，上述的退火步驟是在形成金屬層的步驟之后且在圖案化 金屬層的步驟之前進行。在本發明的一實施例中，上述的退火步驟是在圖案化金屬層以形成焊墊的步驟之 后進行。在本發明的一實施例中，上述的退火步驟的溫度介于410°C至475°C之間。
在本發明的一實施例中，上述的退火步驟的時間介于20分鐘至60分鐘之間。進 行退火步驟的時間可以是20分鐘、30分鐘或60分鐘。在本發明的一實施例中，上述的 退火步驟所使用的氣體源包括濃度實質上為70% 的氫氣。在本發明的一實施例中，上述圖案化金屬層包括使用等離子體。在本發明的一實施例中，上述的介電層的材料為選自于氮化硅(SiN)、碳氮化硅 (SiCN)、介電常數低于4的低介電材料以及氟摻雜硅玻璃(FSG)所組成的群組。在本發明的一實施例中，上述形成內連線結構的方法包括金屬鑲嵌法。本發明的半導體制作工藝在蝕刻金屬層以形成焊墊之前或之后，使用高濃度的氫 氣進行退火步驟，氫氣能夠在高溫的環境下修補懸掛鍵，使其穩定，因此，能減少累積在基 底上的電荷，有助于減少漏電流的發生。為讓本發明的上述和其它目的、特征和優點能更明顯易懂，下文特舉優選實施例， 并配合附圖，作詳細說明如下。
圖IA及圖IB是依照本發明的實施例的半導體制作工藝的剖面示意圖。圖2為根據本發明實驗例在不同條件下進行退火步驟所得到功能測試通過率與 DRAM更新時間效能表現之間的分布曲線圖。附圖標記說明100:基底102 晶體管104 摻雜區106 電容器IO8:介電層110:內連線結構112:金屬層114:焊墊116:保護層
具體實施例方式本發明的半導體制作工藝主要是應用在銅的后段工藝中，亦即在形成含銅的金屬 內連線之后續步驟中，通過在蝕刻金屬層以形成焊墊之前或之后的時機進行退火步驟，以 移除累積在硅基底上的電荷與雜質，并同時修補懸掛鍵。詳言之，在本發明中，退火步驟所 使用的氣體源為氫氣，且其濃度約介于50% -90%之間。在一實施例中，退火步驟所使用的 氫氣濃度實質上為70%。此外，退火步驟所使用的氣體源還可以加入惰性氣體，如氮氣等。 進行退火步驟的溫度介于410°C至475°C之間，而進行時間約介于20分鐘至60分鐘之間。 進行退火步驟的時間可以是20分鐘、30分鐘或60分鐘。退火時間60分鐘即足以完成懸掛 鍵的修補。大于60分鐘并無法進一步提升懸掛鍵的修補效果。在此說明的是，由于氫氣的分子小并具有極佳的擴散性，因此在高溫的環境下氫氣可以擴散至層疊的結構中甚而到達硅基底之內部，而能夠移除因使用等離子體進行沉積 介電層或蝕刻金屬層所累積在硅基底表面上的雜質及電荷。此外，在后段工藝中完成金屬 內連線之 后，使用高濃度的氫氣進行退火步驟，可以利用氫氣修補材料內的懸掛鍵而使其 形成穩定的鍵結，進而減少漏電流路徑的產生，以提升元件效能。接下來將繼續說明本發明的半導體制作工藝的實際應用。須注意的是，以下所述 的流程主要是為了詳細說明本發明在實際應用時的順序，以使本領域技術人員能夠據以實 施，但并非用以限定本發明的范圍。至于其它構件如導電部、半導體元件、金屬內連線、介電 層、焊墊等的配置、形成方式及形成順序，均可依所屬技術領域中具有通常知識者所知的技 術制作，而不限于下述實施例所述。圖IA及圖IB是依照本發明的實施例的半導體制作工藝的剖面示意圖。請參照圖1A，提供基底100，其例如是半導體基底，如單晶硅基底等。基底100 上與基底100中形成有多個導電部或一般熟知的半導體元件。在此實施例中，是以在基 底100上形成DRAM存儲單元及晶體管為例來進行說明；亦即基底100上已形成有晶體 管102，且在基底100中形成有摻雜區104及電容器106。接著，于基底100上形成介電 層108，并進行金屬化工藝，以于介電層108中形成內連線結構110。介電層108例如是 由多層介電材料層所組成。介電層108的材料為選自于氮化硅(SiN)、碳氮化硅(SiCN)、 介電常數低于4的低介電材料以及氟摻雜硅玻璃(FSG)所組成的群組。其中低介電材料 例如是硅倍半氧化物如氫硅倍半氧化物(Hydrogen silsesquioxaneHSQ)、甲基硅倍半氧 化物(Methyl silsesquioxane, MSQ)與混合有機硅烷聚合物(Hybrido-organo siloxane polymer, H0SP)；芳香族碳氫化合物(Aromatichydrocarbon)如SiLK ；有機硅酸鹽玻璃 (Organosilicate glass)如碳黑(blackdiamond, BD)、3MS、4MS ；聚對二甲苯(Parylene)； 氟化聚合物(Fluoro-Polymer)如 PFCB、CYT0P、Teflon ；聚芳醚(Poly(arylethers))如 PAE—2、FLARE ；多孑L聚合物(Porous polymer)如 XLK、Nanofoam、Aerogel ；Coral 等。介電 層108的形成的方法可以采用等離子體增強型化學氣相沉積法(PECVD)、高密度等離子體 化學氣相沉積法(HDPCVD)等方式。在一實施例中，內連線結構110的材料包括銅，且內連 線結構110的形成方法包括金屬鑲嵌法或雙重金屬鑲嵌法。之后，于介電層108上形成金 屬層112。金屬層112的材料例如是鋁。由于在形成介電層108與形成內連線結構110的過程中，會使用等離子體進行介 電材料的沉積或是使用等離子體進行蝕刻，因此會在基底100表面上累積電荷，而對元件 電性造成嚴重影響。在本發明中，在形成金屬層112之后且進行后續圖案化工藝之前，進行 退火步驟，以使金屬層112合金化，并去除基底100表面所累積的電荷。退火步驟所使用的 氣體源為氫氣，且其濃度約介于50%-90%之間。在一實施例中，退火步驟所使用的氫氣濃 度實質上為70%。此外，退火步驟所使用的氣體源還可以加入惰性氣體，如氮氣等。進行 退火步驟的溫度介于410°C至475°C之間，而進行時間約介于20分鐘至60分鐘之間。在一 實施例中，進行退火步驟的時間為20分鐘。在另一實施例中，進行退火步驟的時間為30分 鐘。在又一實施例中，進行退火步驟的時間為60分鐘。由于退火步驟是使用高濃度的氫氣 作為氣體源，因此在去除表面電荷的同時，還可以利用氫氣修補材料內的懸掛鍵而使其形 成穩定的鍵結，以減少漏電流的發生，進而提升DRAM的元件效能及品質。之后，請參照圖1B，圖案化金屬層112，以形成焊墊114。圖案化金屬層112的方式可以通過光刻工藝與蝕刻工藝來完成，其中蝕刻工藝例如是使用等離子體來移除部分金屬 層112。之后，于基底100上形成暴露出部分焊墊114的保護層116，以保護元件及電路不 與外界接觸而受到濕氣或其它污染物的影響，并防止金屬氧化或是損壞。保護層116的材 料選自于氧化硅、氮化硅、氮氧化硅、硼硅玻璃(BSG)、磷硅玻璃(P SG)、硼磷硅玻璃(BPSG)、 其它合適的絕緣材料及其組合所組成的族群。特別說明的是，在本發明中，退火步驟除了可以在蝕刻金屬層112之前進行，上述 的退火步驟也可以是在圖案化金屬層112而形成焊墊114之后進行。由于圖案化金屬層112 包括使用等離子體對金屬層112進行蝕刻，因此在圖案化金屬層112之后也會造成電荷累 積。使用濃度約介于50%-90%之間的氫氣，并以上述的條件設定進行退火步驟，同樣地也 可以去除基底100表面所累積的電荷，且修補材料內的懸掛鍵，以減少漏電流的發生及提 升元件效能。在一實施例中，由于在圖案化金屬層112之后使用高濃度氫氣進行退火步驟 可進一步修補蝕刻金屬層112時所造成的懸掛鍵而使其形成穩定的鍵結，因此相較于在蝕 刻金屬層112之前進行退火步驟，在蝕刻金屬層112之后進行退火步驟會具有更佳的效果。上述實施例是以在蝕刻金屬層112之前進行次退火步驟，或是在蝕刻金屬層112 之后進行次退火步驟。然而，在實際應用時，并不限于此，其可以依照需要來加以調整。通 過在蝕刻金屬層112之前或之后使用高濃度的氫氣進行退火工藝，利用氫氣分子具有極佳 的擴散性可以擴散至層疊的結構中，而能夠移除因使用等離子體而累積在基底100表面上 的雜質及電荷，并可以利用氫氣使懸掛鍵穩定，減少漏電流路徑的產生。此外，由于介電層 108的材料包括低介電材料或氟摻雜硅玻璃，且內連線結構110的材料包括銅，因此可以減 少使用等離子體進行沉積及蝕刻的機會，而有助于減低等離子體對元件效能的影響。因此， 本發明的半導體工藝中的退火步驟至少可以達到下列功效去除因等離子體而累積的電 荷、鋁合金化(aluminum alloying)、調整啟始電壓、穩定接合漏電流、修補單晶硅基底內部 的懸掛鍵，進而延長DRAM的更新時間及增進存儲器運作的效率且有助于省電。為證實本發明的半導體制作工藝確實能夠提升元件效能，以下特舉實驗例來說明 使用本發明的半導體制作工藝對DRAM的更新時間的影響。實驗例圖2為根據本發明實驗例在不同條件下進行退火步驟所得到功能測試通過率 (function pass ratio)與 DRAM 更新時間效能表現(DRAM refresh timeperformance)之 間的分布曲線圖。請參照圖2，曲線A表示在鋁的后段工藝中，在蝕刻最上層鋁金屬層形成焊墊之 后，利用濃度約為71%的氫氣進行退火步驟。曲線B表示在銅的后段工藝中，在蝕刻最上層 鋁金屬層形成焊墊之后，利用濃度約為9. 的氫氣進行退火步驟。曲線C表示在銅的后 段工藝中，在蝕刻最上層鋁金屬層形成焊墊之前，利用濃度約為71 %的氫氣進行退火步驟。 曲線D表示在銅的后段工藝中，在蝕刻最上層鋁金屬層形成焊墊之后，利用濃度約為71 % 的氫氣進行退火步驟。特別說明的是，DRAM更新時間效能表現是以曲線A為基準線，并將 各條件所得到的曲線常態化。在此實驗例中，鋁的后段工藝是以鋁作為內連線的導線材料， 以鎢作為內連線的插塞材料，并以氧化硅作為介電層材料；而銅的后段工藝是以銅作為內 連線的導線與插塞材料，以鋁作為焊墊材料，并以氮化硅(SiN)、碳氮化硅(SiCN)、介電常 數低于4的低介電材料或氟摻雜硅玻璃(FSG)作為介電層材料。
如圖2所示，當比較曲線A、曲線C與曲線D時，相較于在鋁的后段工藝中使用高 濃度氫氣進行退火步驟(曲線A)，在銅的后段工藝中使用高濃度氫氣進行退火步驟(曲線 C、D)可以顯著改善DRAM更新時間效能表現，其約可增加40-60%。當比較曲線C與曲線D 時，相較于在蝕刻最上層鋁金屬層形成焊墊之前使用高濃度氫氣進行退火步驟(曲線C)， 在蝕刻最上層鋁金屬層形成焊墊之后使用高濃度氫氣進行退火步驟(曲線D)的DRAM更新 時間效能表現會獲得進一步提升，其約可增加20 %。當比較曲線B與曲線D時，在蝕刻最上 層鋁金屬層形成焊墊之后使用高濃度氫氣進行退火步驟(曲線D)的DRAM更新時間效能表 現會遠高于使用低濃度氫氣進行退火步驟(曲線B)。當比 較曲線A與曲線D時，在使用高 濃度氫氣進行退火步驟的條件下，銅后段工藝中的介電層在經過一次鋁蝕刻后(曲線D)會 比鋁后段工藝中的介電層經過多次鋁蝕刻(曲線A)具有較佳的回復效果。此外，由上述結 果還可知，蝕刻鋁金屬層所造成的損害是影響DRAM更新時間效能表現的重大因素之一。由實驗的結果顯示在銅的后段工藝中，不論是在蝕刻鋁金屬層以形成焊墊之前 或之后使用高濃度的氫氣進行退火步驟均可以有效減少漏電流，延長元件更新的時間。綜上所述，本發明的半導體制作工藝形成含銅的內連線結構，并通過在蝕刻金屬 層以形成焊墊之前或之后使用高濃度的氫氣進行退火步驟，能夠在高溫的環境下利用氫氣 分子具有極佳的擴散性來移除累積在基底表面上的電荷或雜質，并同時修補懸掛鍵而使其 形成穩定的鍵結。因此，本發明可以利用高濃度氫氣進行退火步驟以減少漏電流的發生，進 而延長DRAM的更新時間并增進存儲器運作的效率，且有助于省電。雖然本發明已以優選實施例披露如上，然其并非用以限定本發明，任何所屬技術 領域的技術人員，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此本發明 的保護范圍當視后附的權利要求所界定的為準。
權利要求
一種半導體制作工藝，包括提供基底，該基底上已形成有介電層；于該介電層中形成內連線結構，該內連線結構的材料包括銅；于該介電層上形成金屬層；圖案化該金屬層，以形成焊墊；以及進行退火步驟，其中該退火步驟所使用的氣體源包括濃度為50％ 90％的氫氣。
2.如權利要求1所述的半導體制作工藝，其中該退火步驟是在形成該金屬層的步驟之 后且在圖案化該金屬層的步驟之前進行。
3.如權利要求1所述的半導體制作工藝，其中該退火步驟是在圖案化該金屬層以形成 該焊墊的步驟之后進行。
4.如權利要求1所述的半導體制作工藝，其中該退火步驟的溫度介于410°C至475°C之間。
5.如權利要求1所述的半導體制作工藝，其中該退火步驟的時間介于20分鐘至60分 鐘之間。
6.如權利要求5所述的半導體制作工藝，其中該退火步驟的時間為20分鐘。
7.如權利要求5所述的半導體制作工藝，其中該退火步驟的時間為30分鐘。
8.如權利要求5所述的半導體制作工藝，其中該退火步驟的時間為60分鐘。
9.如權利要求1所述的半導體制作工藝，其中該退火步驟所使用的氣體源包括濃度實 質上為70%的氫氣。
10.如權利要求1所述的半導體制作工藝，其中圖案化該金屬層包括使用等離子體。
11.如權利要求1所述的半導體制作工藝，其中該介電層的材料為選自于氮化硅、碳氮 化硅、介電常數低于4的低介電材料以及氟摻雜硅玻璃所組成的群組。
12.如權利要求1所述的半導體制作工藝，其中形成該內連線結構的方法包括金屬鑲 嵌法。
全文摘要
一種半導體制作工藝。提供基底，且基底上已形成有介電層。接著，于介電層中形成內連線結構，其中內連線結構的材料包括銅。于介電層上形成金屬層，并圖案化金屬層，以形成焊墊。進行退火步驟，其中退火步驟所使用的氣體源包括濃度為50％-90％的氫氣。
文檔編號H01L21/768GK101969041SQ200910161268
公開日2011年2月9日 申請日期2009年7月28日 優先權日2009年7月28日
發明者方俊杰, 郭聰敏, 陳柏榮 申請人:聯華電子股份有限公司