集成電路的封環結構的制作方法

專利名稱：集成電路的封環結構的制作方法
技術領域：
本發明是有關于半導體組件，更特別地，是有關于集成電路的封環(seal ring ) 結構。
背景技術：
制造技術的改進促使整體功能塊集成在單片IC上，而之前的整體功能塊在 電路板上以多個芯片的形式實現。混合信號電路是一個特別重要的發展，其組 合模擬電路和數字電路在單片IC上。然而，實現混合信號電路的一個主要技術障礙是IC的不同端口 (例如，從數字端口到模擬端口)之間的噪聲耦合。通常地，集成電路芯片包括一個封環，用以保護芯片免受潮濕降級(moisture degradation )或離子污染(ionic contamination)的影響。封環典型地由金屬和才妻觸/通孔層(contact/via layer)的 堆疊組成，并結合集成電路組件的制造，逐步地形成絕緣體和金屬的序列沉積 (sequential depositions )。現已發現，噪聲(例如可起源于數字電源信號線VoD或數字電路的信號焊盤的噪聲)經過封環傳送，并負面地影響敏感的模擬和/或射頻(RF)電路的性 能。圖1是傳統的技術的封環結構524的概要的截面示意圖。如圖1所示，封 環結構524分為兩個部分，即第一部分524a和與第一部分524a空間相隔的第二 部分524b。在第一部分524a和第二部分524b之間，有一個斷開區域(chipped region) 525。第二部分524b包括一個導電環壁(conductive rampart) 701,由金 屬層(Mi和M2 )和接觸/通孔層(C和V!)的堆疊組成。第二部分524b進一步 包括位于導電環壁701之下的P+區域702和位于P+區域702之下的P井704。 P+區域702和P井704通過淺溝隔離(shallow trench isolation, STI)結構760 與位于第一部分524a的導電環壁601之下的P+區域602和P井604相隔。發明內容混合信號電路的經過封環的噪聲負面地影響敏感的模擬和/或RF電路的性 能。本發明提供一種集成電路的封環結構以解決上述問題。本發明提供一種集成電路的封環結構，包括封環，沿著集成電路的周邊 排列，其中，封環至少包括第一部分和第二部分，第二部分位于模擬和/或射頻 電路塊的外側，且第二部分將模擬和/或射頻電路塊進行屏蔽；P+區域，形成于 P型襯底中，P+區域位于第二部分之下；以及淺溝隔離結構，圍繞P+區域并橫向 延伸至第二部分的導電環壁的底部。本發明另提供一種集成電路的封環結構，包括封環，沿著集成電路的周 邊排列，其中，封環至少包括第一部分和第二部分，第二部分位于模擬和/或射 頻電路塊的外側，并將模擬和/或射頻電路塊進行屏蔽；深N井，形成于P型襯 底中，深N井位于第二部分之下；P+區域，位于深N井之上；以及淺溝隔離結 構，圍繞P+區域。本發明提供的集成電路的封環結構能減少襯底的噪聲耦合。


圖1是傳統的技術的封環結構524的概要的截面示意圖；圖2是本發明一實施例的具有封環結構12的集成電路芯片10的平面示意圖；圖3是本發明的封環的第二部分布局(layout)的透視放大俯視示意圖； 圖4是本發明一實施例的概要的截面示意圖； 圖5是本發明另一實施例的概要的截面示意圖； 圖6是本發明再一實施例的概要的截面示意圖；圖7是本發明另一較佳實施例的具有封環結構12的集成電路芯片10a的平 面示意圖。
具體實施方式
在說明書及權利要求當中使用了某些詞匯來指稱特定組件。所屬技術領域 的技術人員應可理解，制造商可能會用不同名詞來稱呼同一個組件。本說明書 及權利要求并不以名稱的差異作為區分組件的方式，而是以組件在功能上的差 異作為區分準則。在通篇說明書及權利要求中所提及的"包含"為開放式用語，故應解釋成"包含但不限定于"。此外，"耦接"一詞在此包含任何直接及間接的 電氣連接手段。藉由以下的較佳實施例的敘述并配合全文的圖2至圖7說明本 發明，但以下敘述中的裝置、組件與方法、步驟乃用以解釋本發明，而不應當 用來限制本發明。本發明是關于集成電路的封環結構。封環結構的封環數量取決于設計的需 要而不是只限于下述實施例。如果是外部封環，那這個封環可以是一個連續封 環，而內部封環可被劃分為至少兩個部分，包括位于集成電路的敏感的模擬和/或RF電路塊之前的導電環壁。位于導電環壁之下的深N井將模擬和/或RF電路進行屏蔽，免受襯底噪聲 (例如經過外部封環傳送的噪聲)的影響，因而減少噪聲耦合效應。連續的外 部封環防止水分和腐蝕性物質進入IC。本發明能通過延長內部封環的底部的分 離的金屬環壁部分和/或通過移除內部封環的底部的分離的金屬環壁部分的P 井，以減少或消除電阻式耦合噪聲。當芯片襯底(bulk)的偏置電位和切換器的 地電位相連時，電阻式耦合是指切換器的瞬態跳變通過P+型襯底的接觸孔和襯 底寄生電阻耦合到芯片的襯底電位。圖2至圖7中，相同的數字指示相同的區域、層或組件。請參考圖2至圖4， 圖2是本發明一實施例的具有封環結構12的集成電路芯片10的平面示意圖。 圖3是本發明的封環的第二部分布局(layout)的透視放大俯視示意圖。圖4是 本發明一實施例的概要的截面示意圖，進一步是為沿著圖2的線路I-I，的概要的 截面示意圖。如圖2所示，集成電路芯片10包括至少一個模擬和/或射頻(RF) 電路塊14、數字電路16和圍繞并保護模擬和/或RF電路塊14和數字電路16的 封環結構12。集成電路芯片10進一步包括多個輸入/輸出(I/O)焊盤20。如上所述，噪 聲(例如起源于數字電源VoD信號線或數字電路16的信號輸出焊盤20a的噪聲) 可經過封環傳送并負面地影響敏感的模擬和/或RF電路14的性能。在圖2中， 特別指示出噪聲傳送路徑30。噪聲也可經過襯底傳送，并負面地影響敏感的模 擬和/或RF電路14的性能。本發明旨在處理此問題。根據本發明，沿著芯片周邊排列的封環結構12包括連續的外部封環122和 非連續的內部封環124。盡管本實施例所示的封環結構12為雙環結構，封環結 構的封環數量取決于設計需要而不是只限于本實施例。此外，盡管在本實施例 中外部封環122是連續的且內部封環124是非連續的，但內部封環既能是連續的又能是非連續的。內部封環124包括至少兩個部分，即第一部分124a和與第 一部分124a空間相隔的第二部分124b。在第一部分124a和第二部分124b之間， 提供一個斷開區域125。如圖4所示，第一部分124a和第二部分124b主要位于P型襯底100的主 表面100a上。第一部分124a包括一個導電環壁201，導電環壁201包括堆疊的 金屬層(例如Mi和M2)和接觸/通孔層(例如C和Vt),并結合集成電路組件 的制造，逐步地形成絕緣體和金屬的序列沉積。第一部分124a進一步包括位于 導電環壁201之下的P+區域202,根據本發明，在P+區域202之下可以不存在P 井。第二部分124b可直接位于模擬和/或RF電路塊14的外側，用以屏蔽經過 連續的外部封環122傳送的噪聲。更適合的是，第二部分124b的長度等于或大 于被屏蔽的模擬和/或RF電路塊14的跨度(span)。在P型襯底100的主表面 100a上，第二部分124b包括導電環壁301,導電環壁301包括堆疊的環狀硅層 300、金屬層(例如Mi和M2)和接觸/通孔層(例如C和Vi),并結合集成電路 組件的制造，逐步地形成絕緣體和金屬的序列沉積。如圖3所示，由斜線區域所指示的環狀硅層300，位于導電環壁301的底部， 并圍繞著P+區域302。在STI結構360上設置環狀硅層300用以提供接觸機械 力，并避免芯片切割(diesaw)問題。在導電環壁301的底部，STI結構360橫 向延伸，以增加電阻值，從而減少襯底噪聲耦合。在導電環壁301之下，第二部分124b進一步包括由STI結構360所環繞的 P+區域302。根據本發明，P+區域302具有一個最小化表面區，且可使用嚴格的 尺寸設計(dimension design)規則進行制造。P+區域302在制造過程中允許水 分或離子的通過。在另一實施例中，可省略P+區域302,或將其從導電環壁301 的下面移除。P+區域302的移除可增加電阻值，從而抑制襯底電阻式耦合噪聲。 通過延伸STI至導電環壁301之下，并通過從內部封環124中移除P井，可減 少或消除電阻式耦合效應。圖5是本發明另一實施例的概要的截面示意圖。如圖5所示，內部封環124 包括兩個部分，即第一部分124a和與第一部分124a空間相隔的第二部分124b。 在第一部分124a和第二部分124b之間，提供一個斷開區域125。第二部分124b 包括一個導電環壁301,導電環壁301包括堆疊的金屬層(例如M1和M2)和 接觸/通孔層(例如C和VI )。第二部分124b進一步包括位于導電環壁301之下的P+區域302。 P+區域302通過STI結構360，與位于導電環壁201之下的P+區 域202相隔，其中在導電環壁301的底部STI結構360，并未橫向延伸。從封環 結構中移除P井以增加村底電阻值。圖6是本發明再一實施例的概要的截面示意圖。如圖6所示，在內部封環 124的第二部分124b的導電環壁301之下，設置P+區域302、 STI結構360和 深N井310，其中，P+區域302位于深N井310之上，圖6除深N井310之外 的其它結構與圖4相同。根據本發明，深N井可具有一個大約19000-21000埃 的結深(junction depth )。深N井310可接地或耦接到供應電壓，例如VDD。使 用本發明是有益的，因為深N井310位于第二部分124b之下，可抑制電容式耦 合。圖7是本發明另一較佳實施例的具有封環結構12的集成電路芯片10a的平 面示意圖，其中相同的數字指示相同的區域，層或組件。如圖7所示，同樣地， 集成電路芯片10a包括至少一個模擬和/或RF電路塊14、數字電路16和圍繞并 保護模擬和/或RF電路塊14和數字電路16的封環結構12。集成電路芯片10a 進一步包括多個輸入/輸出(I/O)焊盤20。噪聲(例如起源于數字電源Vdd信 號線或數字電路16的信號輸出焊盤20a的噪聲)可經過封環傳送并負面地影響 敏感的模擬和/或RF電路14的性能。封環結構12包括連續外部封環122和非連續內部封環124。盡管本實施例 所示的封環結構12為雙環結構，封環結構的封環數量取決于設計需要而不是只是非連續的，但外部封環既能是連續的又能是非連續的，內部封環同樣既能是 連續的又能是非連續的。內部封環124包括至少兩個部分，即第一部分124a和 第二部分124b。第二部分124b屏蔽經過外部封環122而傳送的噪聲。更適合的 是，第二部分124b的長度等于或大于被屏蔽的模擬和/或RF電路塊14的跨度 (span )。第二部分124b的封環結構可類似于前述的圖3和圖4所示的結構。根據本 發明，第二部分124b可耦接獨立的接地端或獨立的供應電壓。根據本發明，第 二部分124b可通過獨立的焊盤和互連引線(interconnection trace )而耦接到獨立 的接地端。在此使用的"獨立"意p未著接地端、焊盤或供應電壓不是模擬電路、 RF電路或數字電路所常用的。在本實施例中，第二部分124b可通過互連引線124c耦接一獨立焊盤20b。互連引線124c可包括集成電路芯片10a的一個最頂金屬層和一個鋁層(圖未顯 示)。通過這樣處理，第二部分124b可耦接獨立的接地端(圖未顯示)或獨立 的供應電壓，例如Vss,因而顯著地減少噪聲耦合。上述的實施例僅用來例舉本發明的實施方式，以及闡釋本發明的技術特征， 并非用來限制本發明的范疇。任何所屬技術領域的技術人員依據本發明的精神 而輕易完成的改變或均等性安排均屬于本發明所主張的范圍，本發明的權利范 圍應以權利要求為準。
權利要求
1.一種集成電路的封環結構，其特征在于，該封環結構包括封環，沿著該集成電路的周邊排列，其中，該封環至少包括第一部分和第二部分，該第二部分位于模擬和/或射頻電路塊的外側，且該第二部分將該模擬和/或射頻電路塊進行屏蔽；P+區域，形成于P型襯底中，該P+區域位于該第二部分之下；以及淺溝隔離結構，圍繞該P+區域并橫向延伸至該第二部分的導電環壁的底部。
2. 如權利要求1所述的封環結構，其特征在于，該封環是非連續的，該第二 部分與該第 一部分空間相隔。
3. 如權利要求1所述的封環結構，其特征在于，進一步包括位于該封環之外 的連續的外部封環。
4. 如權利要求1所述的封環結構，其特征在于，該第二部分的長度等于或大 于該被屏蔽的模擬和/或射頻電路塊的跨度。
5. 如權利要求1所述的封環結構，其特征在于，該第二部分包括導電環壁， 該導電環壁包括堆疊的硅層、金屬層或接觸/通孔層，且該導電環壁結合該集成 電路的制造而形成。
6. 如權利要求1所述的封環結構，其特征在于，在該P+區域之下無設置P井。
7. —種集成電路的封環結構，其特征在于，該封環結構包括封環，沿著該集成電路的周邊排列，其中，該封環至少包括第一部分和第 二部分，該第二部分位于模擬和/或射頻電路塊的外側，并將該模擬和/或射頻電 路塊進行屏蔽；深N井，形成于P型襯底中，該深N井位于該第二部分之下； P+區域，位于該深N井之上；以及 淺溝隔離結構，圍繞該P+區域。
8. 如權利要求7所述的封環結構，其特征在于，該封環是非連續的，該第二 部分與該第 一部分空間相隔。
9. 如權利要求7所述的封環結構，其特征在于，進一步包括位于該封環之外 的連續外部封環。
10. 如權利要求7所述的封環結構，其特征在于，該第二部分的長度等于或大于該被屏蔽的模擬和/或射頻電路塊的跨度。
11. 如權利要求7所述的封環結構，其特征在于，該深N井具有一個 19000-21000埃的結深。
12. 如權利要求7所述的封環結構，其特征在于，該深N井接地或耦接到 供應電壓。
13. 如權利要求7所述的封環結構，其特征在于，該第二部分包括導電環壁， 該導電環壁包括堆疊的硅層、金屬層或接觸/通孔層，且該導電環壁結合該集成 電路的制造而形成。
14. 如權利要求7所述的封環結構，其特征在于，在該P+區域之下無設置P井。
全文摘要
本發明提供集成電路的多種封環結構，其中一種封環結構包括封環，沿著集成電路的周邊排列，其中，封環至少包括第一部分和第二部分，第二部分位于模擬和/或射頻電路塊的外側，且第二部分將模擬和/或射頻電路塊進行屏蔽；P⁺區域，形成于P型襯底中，P⁺區域位于第二部分之下；以及淺溝隔離結構，圍繞著P⁺區域并橫向延伸至第二部分的導電環壁的底部。本發明提供的集成電路的封環結構能減少襯底的噪聲耦合。
文檔編號H01L23/552GK101593737SQ20091013629
公開日2009年12月2日 申請日期2009年5月5日 優先權日2008年5月29日
發明者張添昌, 李東興, 鐘元鴻 申請人:聯發科技股份有限公司