專利名稱：從電源vdd到io管腳之間的一種新型nmos箝位及其應用方法
從電源VDD到IO管腳之間的一種新型NMOS箝位及其應用 方法相關申請的交叉參考這一專利申請可參考同一作者所著的20040257728美國專利申請。發明的背景本發明適用的領域本發明所相關的領域是用于芯片中的靜電放電保護(ESD)半導體器件線路，更具 體的是指在電源(VDD)和輸入/輸出管腳(I/O PAD)中連接電器件可提供一個箝位的靜電 保護裝置，而此輸入/輸出I/O管腳在正常的情況下可以承受高于VDD電源電壓。相關已知的專利文獻靜電放電(ESD)是一種由一個物體對另外一個物體轉移電荷的極短暫的現象。快 速的電荷轉移所產生的瞬間電位差足以擊穿絕緣介質如柵極的雙氧化層(Si02)，從而使 MOS管永久失效。普通的ESD保護器件是在受保護的管腳上連接不同的集成電路元件在ESD 的暫態高壓下開啟，而平時呈關閉狀態，開啟后可在瞬間連接對地的回路，使ESD電流有效 地得到疏導，從而避免輸入/輸出管腳和內部的的電路受到損壞。
圖1(已有技術)所示的是一個典型的靜電防護網，在這套電路中，一個內部的信 號電壓S20從內部電路中傳輸到輸出管腳(PAD) 24上，驅動級的反相器由N型MOS管W8 和P型的MOS管P18組成。反相器的輸出端直接與管腳24相連。除此之外，二個保護電 路N2和P2構成一個保護網絡，使得在PAD24上如果有瞬態負電壓脈沖的情況下，這一保 護網絡接通了去電源(VDD)30和地(VSS)IO的回路。同樣如果有一個正的高壓脈沖沖擊 管腳24，則會正向導通P2由管腳到VDD的二極管，和N2中由漏端到襯底的反相二極管，使 得電流可以分流到地和電源VDD的金屬環上。然而，采用這樣的PM0S，其N阱上拉到電源 VDD,使得管腳端無法承受高于VDD的電壓。例如當VDD工作電壓是在3. 3伏的情況下，如 果管腳24上面承載一個5伏的信號，就會使PN結二極管正向導通而造成可觀的漏電流。 克服這一正向導通二極管特性的方法之一是懸浮N阱(FloatingN well)。自偏置N阱的 PMOS管可以同時用在輸出驅動和ESD放電保護上，當IO管腳端口有高于VDD的電壓時，懸 浮N阱可以承載高于VDD的電壓而不會造成二極管正向導通。對于正常工作而言，自偏置 的PMOS管則會使N阱襯底端接到VDD上。(詳見"ESDProtection in a Mixed Voltage Interface and Multirail Disconnected Power Grid Environment in 0. 50—and 0. 25-um Channel Length CMOS Technologies" , by Steven H. Voldman, IEEE Transactions on Components, Packaging, and Manufacturing Technology—Pt. A Vol. 18(2), p. 303-313, June 1995)美國專利5，969，541給出了一個如何控制自偏置N阱的辦法(Waggoner)美國專利6，353，520建議采用串聯的二極管，連接VDD到10端口，而10端口到 VSS則用下掛的串聯NMOS來解決10端口高壓的問題，以避免雙氧化層的擊穿。(Anderson 等)美國專利6，181，214采用了下掛的串聯(Cascaded)NMOS管作為輸入的ESD放電保護，置于IO管腳和VSS之間，其IO管腳也是可以承載高于電源電壓的電位。(Schmott et al)美國專利6，444，511展示了一種增強型用于從IO管腳到VSS ESD放電保護的下 掛串聯型NMOS管的生產工藝。發明綜述 本項發明的一個主要目標是解決靜電放電保護電路中被保護的管腳需要承載高 于電源電壓的電位的問題。這樣一個ESD保護組件或網絡，即要和IO管腳一樣在正常的工 作情況下承載高于VDD的電位，同時又要有能力在ESD沖擊下回閃(Snapback)到低阻抗對 地回路，并且箝位在較低的電壓上以便放電電流能夠順利地通導至地，從而達到保護集成 電路內部敏感電路的目的。本發明的另一個目標是提供一種不受電源上電、下電(Power ON/OFF)干擾的靜電 放電保護裝置，也就是在以上二種情況下，都不會產生瞬態漏電流的現象發生。本發明的第三個目的是提供一種擺脫完全硅金屬化的步驟，因此在任何情況下都 不需要硅金屬化的阻斷層本項發明的第三個目標是提供一種可熱插拔的靜電放電保護組件，也就是說在電 源還開著的時候，插入和拔出管腳，都不會造成漏電流，即使在瞬態的情況下。本項發明的第四個目標是提供一種靜電放電防護組件，使得從電源VDD到管腳在 正常工作情況下呈高阻狀態，在ESD的沖擊下可以回閃(Snapback)到低阻狀態而同時可以 保持即使在大電流狀態下仍然是低電壓的狀態(Low Holding Voltage)，這一工作狀態類 似于雙極型二極管(BST)的工作狀況。本項發明進一步的目標是對任意二個不同電位的端點提供一種靜電放電保護組 件，由于Nmos管的對稱性，其保護的任意一個端口的電位與VDD之間的保護網絡可以承受 高于另一端的電位，比如二個不同的電源。本項發明仍然可以進一步達到更低的觸發電壓。因為當ESD脈沖沖擊10管腳的 時候，其Nmos管的P襯底處在懸浮狀態，有助于PNPN管在靜電放電的情況下有效地導通。本項發明提供了一種優異的新型ESD放電保護器件和實施方法，采用本項發明的 NPN器件，用在從VDD到10管腳中，或者在二個不同電位的電源端上，不僅可以起到有效的 保護作用，而且由于它的P-襯底成懸浮狀態，可更有利于低觸發電壓和早開啟的特性，從 而更加有利于深毫微米(< 90nm)線的工藝。本項發明所附的多幅示意圖的說明如下圖1所示的是一個常用的ESD保護網絡可在多個已有技術中找到。在10管腳到 VDD電源的保護元件是一個普通的Pmos管。其柵極是連接到VDD電源上，而從10管腳到 VSS則是一個柵極和源端接地的NMOS管。圖2所示的是一個已有技術(美國專利號6，353，520，Anderson等人)。其從10 管腳到VDD電源的保護組件是一個由一達林頓二極管串聯組成(Dar 1 ington)，而從10管腳 到VSS的保護是通過一個下掛串聯的NMOS管組成，該技術可以是10管腳承受高于VDD電 壓的信號。圖3所示的是一個自偏置N-阱的技術，可同時用于靜電保護和輸入驅動的反相 器，這一已有技術可以實現當10管腳高于VDD電壓時，其懸浮N-阱自動和VDD電源分離，從而杜絕了正向偏置的PN結二極管的生成，而當常態工作的時候，其N-阱自動和VDD電源 相連。圖4是本項發明所建議的第一套實施方案線路圖。其中在VDD和IO管腳之間置 放了一個NM0S，由于NMOS管通常是源端接地，而圖4中變異的NMOS在多晶柵極接地的情形 下類似于從VSS到IO的NM0S，唯一區別是VDD_NM0S的兩端都是高電壓。從而構成以NPN 的靜電放電結構而形成保護網絡。圖5是另一抗高壓的推薦電路，如此，加多一個傳輸門的NMOS管，從VDD到IO管 腳就可以承載大于5伏的電壓。這在3. 3伏的半導體工藝中起了很大的作用。圖6是本專利推薦的第三套實施方案。在NM0S32的源端接至VDD30，采用ρ+離子 注入53和N-阱注入52，一個寄生的PNPN結構就形成了。根據已有技術所知，本發明的實施方案不僅局限于此，而是可以延伸應用于只要 是二端電位不同、需要有鉗位的保護網絡，比如不同的電源VDD之間或者是管腳到VDD電源 之間。 具體實施方案現在參考圖4的電路圖，在管腳24和VDD30之間有一個NMOS管。它看上去和從 VSS到IO的NMOS完全相似，雖然都是寄生的NPN結構，唯一不同的是第一個NMOS它的第 一個N擴散區是直接連到VDD30，它的第二個Nmos擴散區連到管腳24也就是說沒有任何 一個η+擴散區是接低電位.由于其基底在靜電沖擊下處于懸浮狀態，而不像IO到VSS的 NMOS管其源端和地銜接，所以更易于進入觸發狀態而達到靜電保護的目的。參照附圖，這 一套推薦方案管腳24可承載大于VDD的電壓，只要其承載的電壓不大于柵極的擊穿電壓。 VSS-NMOS12和VDD-NM0S32在正常的工作狀態下是關斷的，當ESD脈沖對VSS沖擊時，柵極 接地的NM0S12回閃而工作在雙極型三極管的狀態下，從而使管腳24的放電電流流過一個 很小阻抗到VSS地10，多余的電荷也可以經由反偏二極管流掉。當管腳24對VDD30放電 時P-型襯底被懸式PAD24到VDD進入回閃狀態，形成放電低阻回路，二種情況下都不會影 響內部電路。現在參考圖5的電路圖.在這一推薦的實施方案中NM0S20的柵極接到VDD電源 (30)而其漏端是接IO管腳(PAD20)，它的作用類似于傳輸門(Transmission Gate)，它的作 用是減低電壓擺幅(Swing)，并且可以使管腳能夠承載更高的電壓(VDD電位)。現在參照圖6，這個延伸是我們的第三套實施方案。在NM0S32的源端接至VDD30， 采用P+離子注入53和N-阱注入52，一個寄生的PNPN結構就形成了，而且等效電路圖則畫 在虛線的框里，Nmos32仍然可以在N-擴散區5通過N-阱的高阻性電阻連接到VDD30上。 同理Nmosl2中的源端N-擴散區57短接到P-襯底55的地端VSS10.根據已有技術所知，本發明的實施方案不僅局限于此，而是可以延伸應用于只要 是二端電位不同需要有鉗位的保護網絡，比如不同的電源VDD之間或者是管腳到VDD電源 之間。
權利要求
在電源VDD和IO管腳之間或在兩條有著相同或不同電位的電源線之間使用一種NMOS。
2.權利要求1的VDD-NM0S設置由以下構件組成1)帶一個P-基底的芯片；2)在正常 P-P阱上的第一 n+區域；3)在該P阱中的第二 n+區域，在兩個第一第二 n+區域之間的一 個柵極；4) 一個寄生的NPN結構包括由第一 n+擴散區形成的發射極，由p阱形成的寄生 基底和由第二 n+擴散區形成的集電極。
3.根據權利要求2，連接vdd-nmos的多晶柵極具有正常的N溝道注入。
4.根據權利要求1，此設置具有連接到地位的P-基底的基底引線。
5.權利要求1中的NM0S管其源端是接VDD的；而其漏端接輸入輸出管腳，或是任意不 同電位的電源線。
6.權利要求5中的NM0S管其基底是懸浮的而且不和任意以個n+的擴散區相連接。
全文摘要
本發明提出一種半導體工業中防止靜電放電至集成電路(IC)的保護網絡。更確切地說，它是提供從電源(VDD或VSS)線到IO管腳之間一種新型NMOS箝位靜電保護器件和系統，同時IO管腳也可承受高于電源電位的電壓。使用傳統的NMOS使其源端接VDD漏端接輸入輸出管腳(HV-pad)，其p+的基底在靜電的沖擊下呈懸浮狀態，一種耐高壓的靜電放電保護(HVESD)就此得以形成，該設置不僅保護了內部環路，而且不受兩個節點上的電壓差和上電下電所產生的后果的干擾，并且這一設置也可用于熱插拔之需，這就意味著在電源開啟狀態下插入這樣的裝置，就不會介入任何明顯的瞬態漏電流。
文檔編號H01L27/06GK101859766SQ200910133598
公開日2010年10月13日 申請日期2009年4月13日 優先權日2009年4月13日
發明者胡煜 申請人:蘇州芯美微電子科技有限公司