專利名稱：電子熔絲及其相關控制電路的制作方法
技術領域：
本發明涉及一種電子熔絲(e-fuse)，尤指一種電子熔絲及其相關控制電路。
背景技術：
一般來說，電子熔絲(e-fuse)與金屬氧化物半導體晶體管 (Metal-Oxide-Semiconductor transistor，以下簡稱 M0S 晶體管)的柵極(gate)制程相 同，因此，于集成電路的制程中，電子熔絲與M0S晶體管的柵極會同時制作。請參照圖1(a)至圖1(d)，其為現有電子熔絲與M0S晶體管柵極的制程示意圖。 如圖1(a)所示，于半導體基板10上形成一絕緣層20，通常絕緣層20的材料為二氧化硅 (Si02)。虛線左側為M0S晶體管區域，虛線右側為非M0S晶體管區域。如圖1 (b)所示，于絕緣層20上形成高摻雜多晶硅層(Highly DopedPolysilicon Layer) 30。接著，進行微影蝕刻，使得M0S晶體管區域可定義出M0S晶體管的柵極的通道長 度(channel length) 15以及漏極與源極的區域。同時，于非M0S晶體管區域可定義出電子 熔絲的位置。之后，于M0S晶體管區域進行第一次離子布植并于半導體基板10上形成輕摻 雜區域16。如圖1(c)所示，于M0S晶體管區域中電晶體的柵極上形成側壁(side wall) 32。 之后，進行第二次離子布植并于半導體基板10上形成重摻雜區域17。如圖1(d)所示，將重 摻雜區域17表面的絕緣層20移除。如圖1 (e)所示，于M0S晶體管區域中形成金屬硅化物層(Metal SilicideLayer)35于重摻雜區域17表面形成M0S晶體管的源極與漏極以及形成金屬硅化 物層35堆棧(Stack)于高摻雜多晶硅層30上形成柵極金屬接觸點；同時，于非M0S晶體管 區域中形成金屬硅化物層35堆棧于高摻雜多晶硅層30上形成電子熔絲。由上述制程可知，M0S晶體管的柵極包括堆棧的高摻雜多晶硅層30與金屬硅化物 層35。于柵極制程的同時，于非M0S晶體管區域則會形成電子熔絲。因此，電子熔絲也包括 堆棧的高摻雜多晶硅層30與金屬硅化物層35。一般來說，高摻雜多晶硅層30的厚度約為 1K 2K埃(angstrom)，其電阻值為數百歐姆/單位面積(ohms/square)；而金屬硅化物層 35的厚度約為200 300埃，其電阻值為5 20歐姆/單位面積。當電子熔絲完成時，其為關閉(close)狀態。如果需要將電子熔絲更改為打開 (open)狀態，則通過一大電流流經將電子熔絲燒斷即可，亦即，形成高摻雜多晶硅層30與 金屬硅化物層35的斷路(open circuit) 0但是電子熔絲無法由打開狀態再次回到關閉狀 態。再者，電子熔絲控制電路(未繪示)可于一規劃周期(program period)時，保持電子熔 絲為關閉狀態或者更改為打開狀態；而電子熔絲控制電路更可于讀取周期(read period) 時，根據電子熔絲的打開狀態或者關閉狀態輸出相異的第一準位或者第二準位。請參照圖2 (a)、圖2 (b)、圖2 (c)，其依序為關閉狀態、打開狀態、不完全打開狀態 的電子熔絲。如圖2(a)所示，于關閉狀態時，高摻雜多晶硅層30與金屬硅化物層35皆未 被燒斷。如圖2(b)所示，于打開狀態時，高摻雜多晶硅層30與金屬硅化物層35皆被燒斷。然而，如圖2(c)所示，由于電子熔絲上層的金屬硅化物層35電阻值小于下層的高摻雜多晶硅層30。因此，于規劃周期時，大部分的電流會流經上層的金屬硅化物層35而少 部份的電流會流經下層的高摻雜多晶硅層30。因此常常會造成金屬硅化物層35已經燒斷， 但是高摻雜多晶硅層30尚未燒斷的情形。于電子熔絲控制電路的規劃周期造成電子熔絲產生不完全打開狀態時，電子熔絲 實際上還有約數百歐姆的電阻值。因此，電子熔絲控制電路將無法于讀取周期輸出正確的 第一準位或者第二準位，并因而造成整個集成電路無法正確運作。一般來說，現有的電子熔 絲產生不完全打開狀帶的機率會高達約2 3%。因此，提供一個電子熔絲及其相關的控制電路，使得電子熔絲可提供可靠的關閉 狀態或打開狀態至控制電路，并且降低不完全打開狀態的發生機率則為本發明主要的目 的。
發明內容
本發明所要解決的技術問題是提供一種電子熔絲及其相關控制電路，其可有效地 解決現有電子熔絲產生不完全打開狀態的問題。為了解決以上技術問題，本發明提供了如下技術方案本發明提供了一種電子熔絲，包括多晶硅層；以及，金屬硅化物層堆棧于該多晶 硅層；其中，當金屬硅化物層被燒斷且多晶硅層未被燒斷時，電子熔絲為一打開狀態。本發明更提供了一種電子熔絲控制電路，包括電子熔絲，具有第一端與第二端， 第一端接收選擇信號；第一 M0S晶體管，該第一 M0S晶體管的漏極連接至該電子熔絲的一 第二端，第一 M0S晶體管的源極連接至接地端，第一 M0S晶體管的柵極接收控制信號；第二 M0S晶體管，第二 M0S晶體管的漏極連接至電子熔絲的第一端，第二 M0S晶體管的源極連接 至接地端，第二 M0S晶體管的柵極接收讀取信號；第三M0S晶體管，第三M0S晶體管的漏極 連接至電壓源，第三M0S晶體管的源極連接至輸出端，第三M0S晶體管的柵極接收偏壓信 號；以及，第四M0S晶體管，第四M0S晶體管的漏極連接至輸出端，第四M0S晶體管的源極連 接至電子熔絲的第二端，第四M0S晶體管的柵極接收讀取信號。本發明采用的電子熔絲及其相關控制電路，使得電子熔絲可提供可靠的關閉狀態 或打開狀態至控制電路，并且降低不完全打開狀態的發生機率。
圖1 (a)至圖1 (e)為現有電子熔絲與M0S晶體管柵極的制程示意圖。圖2(a)、圖2(b)、圖2(c)依序為關閉狀態、打開狀態、不完全打開狀態的電子熔絲。圖3 (a)為本發明電子熔絲。圖3(b)為本發明電子熔絲的打開狀態示意圖。圖4為根據本發明具體實施例的電子熔絲控制電路。主要組件符號說明10半導體基板15電信道區域17重摻雜區域16輕摻雜區域20絕緣層30高摻雜多晶硅層
32側壁130低摻雜或無摻雜多晶硅層35、135金屬硅化物層401第一 MOS晶體管403第二 MOS晶體管405第三MOS晶體管407第四MOS晶體管
具體實施例方式本發明電子熔絲的制程可與MOS晶體管柵極制程分開制作或者同時制作。請參照 圖3(a)，其為根據本發明具體實施例的電子熔絲。電子熔絲包括堆棧的低摻雜(Lightly Doped)或無摻雜(Un-doped)多晶硅層130與金屬硅化物層135。再者，低摻雜或無摻雜多 晶硅層130的厚度約為IK 2K埃，其電阻值為20K 50K歐姆/單位面積(ohms/square)； 而金屬硅化物層135的厚度約為200 300埃，其電阻值為5 20歐姆/單位面積。當電子熔絲完成時，其為如圖3(a)所示的關閉狀態。如圖3(b)所示，其為本發明 電子熔絲的打開狀態示意圖。根據本發明的實施例，如果需要將電子熔絲更改為打開狀態， 則于電子熔絲控制電路的規劃周期時通過一大電流將金屬硅化物層135燒斷即可。由于電 子熔絲下層的低摻雜或無摻雜多晶硅層130的電阻值遠大于上層的金屬硅化物層135。因 此，不論下層的低摻雜或無摻雜多晶硅層130燒斷與否皆不會影響電子熔絲控制電路的判 斷。因此，電子熔絲控制電路可于讀取周期時，根據電子熔絲的打開狀態或者關閉狀態準確 地輸出第一準位或者第二準位。因此，本發明的電子熔絲有效地解決現有電子熔絲產生不 完全打開狀態的問題。請參照圖4，其為本發明的電子熔絲控制電路。電子熔絲(R)第一端接收一選擇 信號(Vsel)。第一 MOS晶體管401漏極連接至電子熔絲(R)第二端，第一 MOS晶體管401 源極連接至接地端，第一 MOS晶體管401柵極接收控制信號(Vctrl)。第二 MOS晶體管403 漏極連接至電子熔絲(R)第一端，第二 MOS晶體管403源極連接至接地端，第二 MOS晶體管 403柵極接收一讀取信號(Vrd)。第三MOS晶體管405漏極連接至電壓源(Vdd)，第三MOS 晶體管405源極連接至輸出端(Vout)，第三MOS晶體管405柵極接收一偏壓信號(Vss)。 第四MOS晶體管407漏極連接至輸出端(Vout)，第四MOS晶體管407源極連接至電子熔絲 (R)第二端，第四MOS晶體管407柵極接收讀取信號(Vrd)。電子熔絲的第一端系為圖3 (a) 中低摻雜或無摻雜多晶硅層130與金屬硅化物層135的一側，電子熔絲的第二端系為低摻 雜或無摻雜多晶硅層130與金屬硅化物層135的另一側。于此實施例中，電子熔絲控制電路于規劃周期時，如果需將電子熔絲(R)由關閉 狀態改變為打開狀態時，選擇信號(Vsel)為高準位(hi level)；反之，如果不需將電子熔 絲(R)由關閉狀態改變為打開狀態時，選擇信號為低準位(lowlevel)，控制信號(Vctrl)為 高準位，而讀取信號(Vrd)為低準位。當選擇信號(Vsel)為高準位且控制信號(Vctrl)為高準位時，可產生一大電流路 徑由選擇信號(Vsel)經由電子熔絲(R)、第一 MOS晶體管401至接地端。因此，電子熔絲 (R)即由關閉狀態改變為打開狀態，而此時電子熔絲(R)的電阻值可到達約數百K歐姆。當選擇信號(Vsel)為低準位且控制信號(Vctrl)為高準位時，無法產生上述的電 流路徑，因此，電子熔絲(R)即維持在關閉狀態，而此時電子熔絲(R)的電阻值約數十歐姆。電子熔絲控制電路于讀取周期時，讀取信號(Vrd)為高準位，偏壓信號(Vss)可開啟第三MOS晶體管405，而選擇信號(Vsel)為浮接(float ing)與控制信號(Vctrl)為低 準位。很明顯地，當電子熔絲(R)為關閉狀態且于讀取周期時，第二MOS晶體管403、第三 MOS晶體管405與第四MOS晶體管407同時開啟。因此，經過分壓之后輸出端(Vout)的電 壓較接近接地電壓，因此可視為輸出端(Vout)輸出低準位。反之，當電子熔絲(R)為打開狀 態且于讀取周期時第二 MOS晶體管403、第三MOS晶體管405與第四MOS晶體管407同時開 啟。因此，經過分壓之后輸出端(Vout)的電壓較接近電源電壓，因此可視為輸出端(Vout) 輸出高準位。熟習此技藝的人士可以明了，以上實施例的電子熔絲控制電路皆以N型MOS 晶體管為例，但非用以限定本發明。因此，本發明的優點在于提出一種電子熔絲，其可有效地解決現有電子熔絲產生 不完全打開狀態的問題。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明，任何 熟習此技藝者，在不脫離本發明的精神和范圍內，當可作各種更動與潤飾，因此本發明的保 護范圍應當以權利要求所界定者為準。
權利要求
一種電子熔絲，其特征在于，包括一多晶硅層；以及一金屬硅化物層，堆棧于該多晶硅層；其中，當該金屬硅化物層被燒斷且該多晶硅層未被燒斷時，該電子熔絲為一打開狀態。
2.如權利要求1所述的電子熔絲，其特征在于，該多晶硅層的厚度為IK 2K埃，其電 阻值為20K 50K歐姆/單位面積。
3.如權利要求1所述的電子熔絲，其特征在于，該金屬硅化物層的厚度為200 300 埃，其電阻值為5 20歐姆/單位面積。
4.如權利要求1所述的電子熔絲，其特征在于，當該金屬硅化物層與該多晶硅層皆被 燒斷時，該電子熔絲為該打開狀態。
5.如權利要求1所述的電子熔絲，其特征在于，該多晶硅層系為一低摻雜多晶硅層或 者一無摻雜多晶硅層。
6.一種電子熔絲控制電路，其特征在于，包括一電子熔絲，具有一第一端以及一第二端，該第一端接收一選擇信號；一第一 MOS晶體管，該第一 MOS晶體管的漏極連接至該電子熔絲的該第二端，該第一 MOS晶體管的源極連接至一接地端，該第一 MOS晶體管的柵極接收一控制信號；一第二 MOS晶體管，該第二 MOS晶體管的漏極連接至該電子熔絲的該第一端，該第二 MOS晶體管的源極連接至該接地端，該第二 MOS晶體管的柵極接收一讀取信號；一第三MOS晶體管，該第三MOS晶體管的漏極連接至一電壓源，該第三MOS晶體管的源 極連接至一輸出端，該第三MOS晶體管的柵極接收一偏壓信號；以及一第四MOS晶體管，該第四MOS晶體管的漏極連接至該輸出端，該第四MOS晶體管的源 極連接至該電子熔絲的該第二端，該第四MOS晶體管的柵極接收該讀取信號。
7.如權利要求6所述的電子熔絲控制電路，其特征在于，于一規劃周期時，利用該選擇 信號以及該控制信號規劃該電子熔絲的一關閉狀態或者一開啟狀態。
8.如權利要求7所述的電子熔絲控制電路，其特征在于，當該控制信號為一高準位且 該選擇信號為該高準位時，該電子熔絲可由該關閉狀態改變為該打開狀態。
9.如權利要求7所述的電子熔絲控制電路，其特征在于，當該控制信號為一高準位且 該選擇信號為一低準位時，該電子熔絲維持該關閉狀態。
10.如權利要求6所述的電子熔絲控制電路，其特征在于，于一規劃周期時，該讀取信 號為一高準位，該偏壓信號可開啟該第三MOS晶體管，而該選擇信號系浮接與該控制信號 為一低準位。
11.如權利要求6所述的電子熔絲控制電路，其特征在于，該些MOS晶體管皆為N型。
12.如權利要求6所述的電子熔絲控制電路，其特征在于，該電子熔絲，包括一多晶硅層；以及一金屬硅化物層堆棧于該多晶硅層；其中，該電子熔絲的該第一端系為該多晶硅層與該金屬硅化物層的一側，該電子熔絲 的該第二端系為該多晶硅層與該金屬硅化物層的另一側，且當該金屬硅化物層被燒斷且該 多晶硅層未被燒斷時，該電子熔絲為一打開狀態。
13.如權利要求12所述的電子熔絲控制電路，其特征在于，該多晶硅層的厚度為IK 2K埃，其電阻值為20Κ 50Κ歐姆/單位面積。
14.如權利要求12所述的電子熔絲控制電路，其特征在于，該金屬硅化物層的厚度為 200 300埃，其電阻值為5 20歐姆/單位面積。
15.如權利要12所述的電子熔絲控制電路，其特征在于，當該金屬硅化物層與該多晶 硅層皆被燒斷時，該電子熔絲為該打開狀態。
16.如權利要求12所述的電子熔絲控制電路，其特征在于，該多晶硅層系為一低摻雜 多晶硅層或者一無摻雜多晶硅層。
全文摘要
本發明公開了一種電子熔絲及其相關控制電路，其可有效地解決現有電子熔絲產生不完全打開狀態的問題。一多晶硅層；以及一金屬硅化物層，堆棧于該多晶硅層；其中，當該金屬硅化物層被燒斷且該多晶硅層未被燒斷時，該電子熔絲為一打開狀態。
文檔編號H01L29/78GK101826507SQ200910119130
公開日2010年9月8日 申請日期2009年3月2日 優先權日2009年3月2日
發明者劉志綱, 林敬偉, 謝敏男 申請人:晨星軟件研發(深圳)有限公司;晨星半導體股份有限公司