專利名稱：一種靜電放電保護二極管的制作方法
技術領域：
本發明屬于靜電放電(Electro-Static Discharge ， ESD)保護電路 領域，具體涉及一種靜電放電保護二極管。
背景技術：
,爭電(Static Electricity)可以i兌無處不在，4壬-f可兩個不同才才質的物 體摩擦，都有可能產生靜電。當帶有靜電的物體，例如人體、測試機臺等， 接觸到IC的金屬引腳時所產生的瞬間高壓放電，會經由金屬引腳影響內部 電路，所以經由靜電放電所引起的損壞，可能造成電子系統的失效。靜電放 電保護電路的主要功能是當有靜電放電發生時，在靜電放電的脈沖未到達內 部電路之前先行啟動，以迅速地消除過高的電壓，進而減少靜電放電現象所 導致的破壞。
習知靜電放電保護電路常運用靜電放電保護二極管保護內部電路，例 如，在內部M0S管的柵兩端并聯連4妄一個靜電》文電保護二極管，^吏本來加在 柵上的靜電電壓通過靜電放電保護二極管回路釋放靜電。
圖1所示為現有技術的靜電放電保護二極管結構示意圖。如圖1所示， 該靜電放電保護二極管10形成于半導體襯底110上，在半導體襯底110中 形成N型的第一阱區120，該第一阱區用于形成二極管；第一阱區120中形 成第二阱區130和第三阱區150;其中第二阱區130為P+摻雜形成，P型的第二阱區130與N型第一阱區120共同形成PN結二極管，同時第二阱區130 的高摻雜特性可以用作二極管的電極，因此其與二極管外部的陽極16 0連接； 其中第二阱區130為N+摻雜形成，其高摻雜特性可以用作二極管的電極，用 于與外部的陰極170連接；第一阱區120中還包括用于絕緣隔離第二阱區130 和第三阱區150的淺溝隔離緣(Shallow Trench Insulator, STI )區140， 從而能夠避免二極管10的兩端電極直接連接。二極管10作為ESD器件時， 一般只工作在正向導通情況，當陽極160上積累正電荷、陰極17Q積累負電 荷時，瞬間的靜電高電壓可以使二極管20導通，電流從陽極160，經由第二 阱區130、第一阱區120、第三阱區150至陰極170，靜電荷可以得到瞬間釋 放。在實際應用中，以靜電放電保護二極管10用來保護MOS管為例，其陽 極160和陰極170是分別與MOS的柵的兩端連接的，因此，通過靜電》文電保 護二極管10的回路放電，避免了高壓靜電對MOS的柵的破壞，增強了芯片 的可靠性。但是，MOS的柵實際上是與靜電放電保護二極管IO并聯的，靜電 放電保護二極管10靜電釋放時的放電速度以及其二極管正向導通壓降影響 其靜電保護的效果，放電速度與二極管正向導通壓降又是與該二極管的正向 導通電阻息息相關，二極管的正向導通電阻越小，放電速度越快，二極管正 向導通壓降越小，因此靜電對MOS的柵的破壞的可能性越小。繼續如圖l所 示，靜電放電保護二極管10在靜電作用下正向導通時，由于第一阱區120 的摻雜濃度相對較低、以及STI區140的存在(圖1中虛線所示為該二極管 正向導通時正向導通電阻的形成示意)，導致該二極管導通時的正向導通電 阻過大，影響了靜電放電保護二極管IO的靜電保護效果。
該發明從降低靜電放電保護二極管的正向導通電阻出發，對圖l所示的 靜電放電保護二極管結構進行了改進。
發明內容
本發明要解決的技術問題是，降低靜電放電保護二極管的正向導通電阻。
為解決上述技術問題，本發明提供的靜電放電保護二極管，包括 半導體襯底；
第一導電類型的第一阱區，設置于半導體襯底之上； 第二導電類型的第二阱區，設置于第一阱區的上表層，用于與第一 阱區形成PN結；
第一導電類型的第三阱區，設置于第一阱區的上表層，用于形成所 述二極管的電極；
淺溝槽隔離區，設置于第二阱區與第三阱區之間，用于防止所述第
二阱區與第三阱區直接接觸導通；
柵電極層，設置于所述淺溝槽隔離區正上方。
根據本發明提供的靜電放電保護二極管，其中，所述淺溝槽隔離區的深 度分別大于第二阱區與第三阱區的深度、同時小于第一阱區的深度。所述柵 電極層為多晶硅柵電極層。在平行于半導體襯底上表面的截面，所述柵電極 層的圖形面積小于淺溝槽隔離區的圖形面積。
作為較佳實施例，所述第一導電類型為N型，第二導電類型為P型；所 述第二辨區、柵電極層同時與產生靜電正電荷的陽極電連接，所述第三阱區 與產生靜電負電荷的陰極電連接；所述半導體襯底為P型半導體襯底；所述 第一阱區的半導體摻雜濃度范圍為1017，—3—1019，,所述第二阱區的半導體 摻雜濃度范圍為10"crn—3—10"cm—3,所述第三阱區的半導體摻雜濃度范圍為1019cm—3—1021cm—3。
作為另一實施例，所述第一導電類型為P型，第二導電類型為N型；所 述第二阱區、柵電極層都同時與產生靜電負電荷的陰極電連接，所述第三阱 區與產生靜電正電荷的陽極電連接；所述半導體襯底為N型半導體襯底；所 述第一阱區的半導體摻雜濃度范圍為1017cnT3—1019cm—3，所述第二阱區的半導 體摻雜濃度范圍為1019cm_3— 1021cm—3，所述第三阱區的半導體摻雜濃度范圍為 1019cm_3—102W3。
本發明的技術效果是，通過在淺溝槽隔離區的正上方增加柵電極層，控 制柵電極層上的電壓特性，使淺溝槽隔離區四周、特別是其正下方形成電阻 率相對較低的導通溝道，從而使靜電放電二極管的正向導通電阻大大降低， 靜電放電二極管的靜電保護效果增加。
圖l是現有技術的靜電放電保護二極管結構示意圖2是本發明所提供的靜電放電保護二極管實施例剖面示意圖3是圖2所示靜電放電保護二極管實施例的B-B截面示意圖4是本發明所提供的靜電放電保護二極管又一實施例剖面示意圖5是圖4所示靜電放電保護二極管又一實施例的C-C截面示意圖。
具體實施例方式
為使本發明的目的、技術方案和優點更加清楚，下面結合附圖對本發明 作進一步的詳細描述。
圖2所示為本發明所提供的靜電放電保護二極管實施例剖面示意圖，3所示為圖2所示靜電放電保護二極管實施例的B-B截面示意圖。B-B截面 平行于半導體襯底的上表面。該實施例的靜電放電保護二極管可以用于保護 MOS管柵氧化層，防止其被靜電擊穿，其具體應用范圍不受本發明限制。如 圖2圖3所示，該靜電放電保護二極管20包括半導體襯底210、第一阱區 220、第二阱區230、第三阱區250以及淺溝槽隔離區240。其中，第一阱區 220形成于半導體襯底210上，用于形成二極管，在該實施例中，半導體襯 底210為P型時，對半導體襯底210進行N型半導體摻雜，構圖形成N型的 第一阱區220;圖2和圖3中只示意性地給出了半導體襯底的一部分，實際 上半導體襯底210上除形成靜電放電保護二極管20外，還形成很多其它器 件。第二阱區230形成于笫一阱區220的上表層，可以通過構圖對第一阱區 220進行P型半導體摻雜，形成P+區，第二阱區230的圖形面積小于第一阱 區220的圖形面積(如圖3中所示)，第二阱區230的摻雜深度小于第一阱 區220的摻雜深度；因此，第二阱區230與第一阱區220形成P+ZN二極管， 第二阱區既用作二極管的P端、又用作形成二極管的正向電極。第三阱區250 形成于第一阱區220的上表層，可以通過構圖對第一阱區220進行N型半導 體摻雜，形成N+區，因此第三阱區與第一阱區為同一導電類型摻雜并且其電 阻率相對第一阱區低，用作以上所述P+/N 二極管的負向電極，從而使二極 管的負向電極從第一阱區中引出；第三阱區250的面積同樣小于第一阱區 220的面積(如圖3中所示)，第三阱區250的摻雜深度同樣小于第一阱區 220的摻雜深度；第三阱區350的具體數量不受本發明限制，在該實施例中 為兩個，兩個第三阱區對稱布置于第一阱區中。為了良好控制每個阱區的構 圖區域形狀，在該實施例中采用離子注入的方式摻雜；當半導體襯底210的 P型摻雜濃度為1016cm—3時，第一阱區220的N型半導體摻雜濃度范圍為1017cm—3—1019cm—3，第二阱區230的P型半導體摻雜濃度范圍為1019cm—3— 1021cm—3,第三阱區240的N型半導體摻雜濃度范圍為1019cm—3—1021cm—3。
繼續如圖2和圖3所示，在第二阱區230與第三阱區250之間，構圖形 成一個淺溝隔離緣(STI )區240,通過淺溝槽隔離區240從而使二者不直接 接觸，第二阱區與第三阱區的電流必須經過第一阱區導通，從而防止第二阱 區與第三阱區直接接觸導通；在該實施例中，淺溝槽隔離區240的形狀不受 本發明限制，可以為圖3所示的長方形形狀，淺溝槽隔離區的深度分別大于 第二阱區230與第三阱區250的深度、小于第一阱區220的深度，淺溝槽隔 離區的材料一般為二氧化硅。柵電極層280形成于淺溝槽隔離區240正上方， 因此，柵電極層280也不直接與第二阱區230、第三阱區250兩者電連接， 這樣避免了第二阱區230與第三阱區250通過柵電極層280導通，柵電極層 280的截面面積(B-B截面)可以等于淺溝槽隔離區240的截面面積，柵電 極層280的截面面積也可以小于淺溝槽隔離區240的截面面積，在該實施例 中，優選柵電極層280的截面面積小于淺溝槽隔離區240的截面面積。柵電 極層280可以為多晶硅材料或金屬材料，在該實施例中優選為多晶硅材料。 才艮據MOS管的原理習知，如果在4冊電極層280上施加一定的電壓，通過溝槽 絕緣區240的二氧化硅層，可以實現對溝槽絕緣區以下的第一阱區的載流子 濃度進行控制，降低二極管20導通時的正向導通電阻；在該實施例中，當 才冊電才及層280上施加正電壓時，N型的第一阱區在290區^^中的電子載流子 濃度增加，二極管20導通時，在區域290中形成的導電溝道(實線箭頭所 示)的電阻降低，當然，第一阱區的區域290之外也存儲在如虛線所示的導 電溝道，這些電流在流過STI的正下方時，STI正下方的導電溝道主要是集 中在區域290中，由于STI正下的區域290中的導電溝道的電阻降低，二極管20正向導通電阻能大大減小。在靜電放電保護二極管的應用實例中，陽 極260與柵電極層280、 二極管20的正向電極(第二阱區230 )都通過金屬 栓塞800連接導通，陰極270與二極管20的負向電極(第三阱區250 )通過 金屬栓塞800連接導通；其中，陽極260是定義為產生靜電正電荷的電極， 陰極27Q是定義為產生靜電負電荷的電極；陽極260同時也與該二極管所保 護的MOS管的柵電極連接，陰極270同時也與該二極管所保護的MOS管的襯 底連接(圖中未示出)，因此實際上，靜電放電二極管是與MOS管的柵氧化 層并聯連接的。當陽極260、陰極270分別存在靜電正電荷和負電荷時，二 極管正向導通，靜電電荷可以依次通過第二阱區、第一阱區、第三阱區的電 流通道快速中和，因此MOS管的柵氧化層可以避免靜電電壓擊穿，提高了芯 片器件的可靠性，進一步，由于陽極260同時施加正電壓在淺溝槽隔離區之 上，淺溝槽隔離區240四周的區域290的電子載流濃度增大，形成于第二阱 區中的正向導通電阻能夠大大減小。以0. 36nm厚的二氧化硅STI區為例， 當陽極的電壓達到IOV時，二極管導通時的正向導通電阻能減小10%。因此， 二極管導通的壓降可以大大降低，降低了與二極管并聯的MOS管上的柵電壓， 從而該實施例的靜電放電保護二極管具有更佳的靜電保護效果，進一步提高 了芯片器件的可靠性。
圖4所示為本發明所提供的靜電放電保護二極管又一實施例剖面示意 圖，圖5所示為圖4所示靜電放電保護二極管又一實施例的C-C截面示意圖。 C-C截面平行于半導體襯底的上表面。如圖4圖5所示，該靜電放電保護二 極管30包括半導體襯底310、第一阱區320、第二阱區330、第三阱區350 以及淺溝槽隔離區340。其中，第一阱區320形成于半導體襯底310上，用于形成二極管，在該實施例中，半導體襯底310為N型，對半導體襯底210
進行P型半導體摻雜，構圖形成P型的第一阱區320;圖4和圖5中只示意
性地給出了半導體襯底的一部分，實際上半導體襯底310上除形成靜電放電
保護二極管30外，還形成很多其它器件。第二阱區330形成于第一阱區320
的上表層，可以通過構圖對第一阱區320進行N型半導體摻雜，形成N+區，
第二阱區330的圖形面積小于第一阱區320的圖形面積(如圖5中所示)，
第二阱區330的摻雜深度小于第一阱區320的摻雜深度；因此，第二阱區330
與第一阱區320形成N+/P 二極管，第二阱區既用作二極管的N端、又用作
形成二極管的負向電極。第三阱區350形成于第一阱區320的上表層，可以
通過構圖對第一阱區320進行P型半導體摻雜，形成P+區，因此第三阱區的
與第一阱區為同一導電類型摻雜并且其電阻率相對第一阱區低，用作以上所
述N+/P 二極管的正向電才及，從而使二才及管的正向電極從第一阱區中引出；
第三阱區350的面積同樣小于第一阱區3M的面積(如圖5中所示)，第三
阱區350的摻雜深度同樣小于第一阱區320的摻雜深度；第三阱區350的具
體數量不受本發明限制，在該實施例中為兩個，兩個第三阱區對稱布置于第
一阱區中。為了良好控制每個阱區的構圖區域形狀，在該實施例中采用離子
注入的方式摻雜；當半導體襯底310的N型摻雜濃度為10"cm-3時，第一阱
區320的P型半導體摻雜濃度范圍為1017cm—3—1019cnT3，第二阱區330的N
型半導體摻雜濃度范圍為1019cm—3—1021cm—3,第三阱區340的P型半導體摻雜
濃度范圍為1019cm—3—1021cm—3。
繼續如圖4和圖5所示，在第二阱區330與第三阱區350之間，構圖形
成一個淺溝隔離緣(STI)區340，通過淺溝槽隔離區340從而使二者不直接
接觸，第二阱區與第三阱區的電流必須經過第一阱區導通，從而防止第二阱區與第三阱區直接接觸導通；在該實施例中，淺溝槽隔離區340的形狀不受 本發明限制，可以為圖5所示的長方形形狀，淺溝槽隔離區的深度分別大于 第二阱區330與第三阱區350的深度、小于第一阱區320的深度，淺溝槽隔 離區的材料一般為二氧化硅。柵電極層380形成于淺溝槽隔離區340正上方， 因此，柵電極層380也不直接與第二阱區330、第三阱區350兩者電連接， 這樣避免了第二阱區330與第三阱區350通過柵電極層380導通，柵電極層 380的截面面積(C-C截面)可以等于淺溝槽隔離區340的截面面積，^ 電 極層380的截面面積也可以小于淺溝槽隔離區340的截面面積，在該實施例 中，優選柵電極層380的截面面積小于淺溝槽隔離區340的截面面積。柵電 極層380可以為多晶硅材料或金屬材料，在該實施例中優選為多晶硅材料。 根據MOS管的原理習知，如果在柵電極層380上施加一定的電壓，通過溝槽 絕緣區340的二氧化硅層，可以實現對溝槽絕緣區以下的第一阱區的載流子 濃度進行控制，降低二極管30導通時的正向導通電阻；在該實施例中，當 才冊電才及層380上施加負電壓時，P型的第一阱區在390區域中的空穴載流子 濃度增加，二極管30導通時，在區域390中形成的導電溝道(實線箭頭所 示)的電阻降低，當然，第一阱區的區域390之外也存儲在如虛線所示的導 電溝道，這些電流在流過STI的正下方時，STI正下方的導電溝道主要是集 中在區域390中，由于STI正下的區域390中的導電溝道的電阻降低，二極 管30正向導通電阻能大大減小。在靜電放電保護二極管的應用實例中，陰 極370與柵電極層380、 二極管30的負向電極(第二阱區330 )都通過金屬 栓塞800連接導通，陽極360與二極管30的正向電極(第三阱區350 )通過 金屬栓塞800連接導通；其中，陽極360是定義為產生靜電正電荷的電極， 陰極370是定義為產生靜電負電荷的電極；陽極360同時也與該二極管所保護的MOS管的柵電極連接，陰極370同時也與該二極管所保護的MOS管的襯 底連接(圖中未示出)，因此實際上，靜電放電二極管30是與MOS管的柵氧 化層并聯連接的。當陽極360、陰極370分別存在靜電正電荷和負電荷時， 二極管正向導通，靜電電荷可以依次通過第三阱區、第一阱區、第二阱區的 電流通道快速中和，因此M0S管的柵氧化層可以避免靜電電壓擊穿，提高了 芯片器件的可靠性，進一步，由于陰極370同時施加負電壓在柵電極層380 上，淺溝槽隔離區340四周的區域390的電子載流濃度增大，形成于第二阱 區中的正向導通電阻能夠大大減小。因此，二極管30導通的壓降可以大大 降低，降低了與二極管并聯的MOS管上的柵電壓，從而該實施例的靜電放電 保護二極管具有更佳的靜電保護效果，進一步提高了芯片器件的可靠性。
在不偏離本發明的精神和范圍的情況下還可以構成許多有^艮大差別的 實施例。應當理解，除了如所附的權利要求所限定的，本發明不限于在說明 書中所述的具體實施例。
權利要求
1、一種靜電放電保護二極管，包括半導體襯底；第一導電類型的第一阱區，設置于半導體襯底之上；第二導電類型的第二阱區，設置于第一阱區的上表層，用于與第一阱區形成PN結；第一導電類型的第三阱區，設置于第一阱區的上表層，用于形成所述二極管的電極；淺溝槽隔離區，設置于第二阱區與第三阱區之間，用于防止所述第二阱區與第三阱區直接接觸導通；其特征在于，還包括設置于所述淺溝槽隔離區正上方的柵電極層。
2、 根據權利要求1所述的靜電放電保護二極管，其特征在于，所述淺溝槽 隔離區的深度分別大于第二阱區與第三阱區的深度、小于第一阱區的深 度。
3、 根據權利要求1所述的靜電放電保護二極管，其特征在于，所述柵電極 層為多晶硅柵電極層。
4、 根據權利要求1所述的靜電放電保護二極管，其特征在于，所述第一導 電類型為N型，第二導電類型為P型。
5、 根據權利要求4所述的靜電放電保護二極管，其特征在于，所述第二阱 區、柵電極層同時與產生靜電正電荷的陽極電連接，所述第三阱區與產 生靜電負電荷的陰極電連接。
6、 根據權利要求4所述的靜電放電保護二極管，其特征在于，所述半導體襯底為P型半導體襯底。
7、 根據權利要求4所述的靜電放電保護二極管，其特征在于，所述第一阱 區的半導體^參雜濃度范圍為1017cm—3—1019cm—3,所述笫二阱區的半導體4參 雜濃度范圍為1019cm-3—1021cm—3，所述第三阱區的半導體摻雜濃度范圍為 1019cm—3—102W3。
8、 根據權利要求1所述的靜電放電保護二極管，其特征在于，所述第一導 電類型為P型，第二導電類型為N型。
9、 根據權利要求8所述的靜電放電保護二極管，其特征在于，所述第二阱 區、柵電極層同時與產生靜電負電荷的陰極電連接，所述第三阱區與產 生靜電正電荷的陽才及電連才妻。
10、 根據權利要求8所述的靜電放電保護二極管，其特征在于，所述半導體 襯底為N型半導體襯底。
11、 根據權利要求8所述的靜電放電保護二極管，其特征在于，所述第一阱 區的半導體摻雜濃度范圍為1017cm—3—1019cm—3,所述第二阱區的半導體4參 雜濃度范圍為1019crif3—1021cm-3，所述第三阱區的半導體摻雜濃度范圍為 1019cm—3—1021cm—3。
12、 根據權利要求1所述的靜電放電保護二極管，其特征在于，在平行于半 導體襯底上表面的截面，所述柵電極層的圖形面積小于淺溝槽隔離區的 圖形面積。
全文摘要
一種靜電放電保護二極管，屬于靜電放電保護電路領域。本發明提供的靜電放電保護二極管包括半導體襯底、第一導電類型的第一阱區、用于與第一阱區形成PN結的第二導電類型的第二阱區、用于形成所述二極管的電極的第一導電類型的第三阱區、淺溝槽隔離區以及設置于所述淺溝槽隔離區正上方的柵電極層。通過在淺溝槽隔離區的正上方設置柵電極層，控制柵電極層上的電壓特性，使淺溝槽隔離區四周、特別是其正下方形成電阻率相對較低的導通溝道，從而使靜電放電二極管的正向導通電阻大大降低，靜電放電二極管的靜電保護效果增加。
文檔編號H01L29/861GK101540320SQ200910049639
公開日2009年9月23日 申請日期2009年4月21日 優先權日2009年4月21日
發明者周建華, 張擁華, 彭樹根, 坡 黎 申請人:上海宏力半導體制造有限公司