專利名稱：半導體器件的制作方法
技術領域：
本發明涉及一種半導體器件.
背景技術：
近年來，M0SFET及IBGT作為開關器件或反向器控制用器件引人注 目.圖25是以M0SFET構成的現有的具有代表性的半導體器件的平面 圖.在該半導體器件151中，在半導體村底71的上主面上形成絕緣層， 并在該絕緣層上形成用于與外部進行電連接的柵極焊區86和源極焊區 99。圖26是把圖25中的柵極焊區82附近區域放大后示出的局部放大 平面圖。在柵極焊區82的周閨配置了被連接在源極焊區99上的源 電極81。源電極81通過貫穿絕緣層的栓92，被連接在半導體襯底 71上.
圖27是沿著圖26中的C-C剖面線的半導體器件151的剖面圖.如 圖27所示，半導體器件151備有半導體襯底71、絕緣層77、柵電極 79、導電層80、源電極81、柵極焊區82及漏電極84.半導體襯底71 備有N，型的高濃度漏層72、 N型的漏層73、 P型的主基區74、 P型的 焊區下基區75及r型的源區76.半導體襯底71是具有上主面及下主 面的硅襯底.
漏層73被形成在半導體襯底71的上主面上。主基區74以比漏層 73淺的方式有選擇地形成在漏層73中，并且露出于上主面，焊區下基 區75也以淺于漏層73的方式有選擇地形成在漏層73中，并且露出于 上主面。焊區下基區75不與主基區74連接、孤立于主基區74之外.
源區76以比主基區74淺的方式有選擇地形成在主基區74中，并 且露出于上主面。主基區74被分割成多個區域，同樣，源區76也被
6分割成多個區域，對應于主基區74的多個區域配置.在焊區下基區75 中不形成源區76。因而，在焊區下基區75中不存在溝道區。高濃度的 漏層72連接在漏層73的下主面一側，并在半導體襯底71的下主面露 出.
源電極81用金屬形成，在與主基區74和源區76連接的同時，通 過貫穿絕緣層77的栓92被連接在焊區下基區75上，柵電極79由多 晶硅形成，被埋設在絕緣層77中，以便隔著作為絕緣層77的一部分 的柵絕緣膜78，與主基區74中作為夾在漏層73和源區76之間的區域 的溝道區相對置.
柵極焊區82用金屬形成，被配置在絕緣層77的上面，以便隔著絕 緣層77，與半導體襯底71的上主面中的焊區下基區75的露出面相對 置。柵極焊區82通過被埋設在絕緣層77中的栓83與導電層80連接. 導電層80通過圖中未示出的路徑被連接在柵電極79上.導電層80由 多晶硅形成，被埋設在絕緣層77中，以便在比柵極伴區82更接近于 半導體襯底71的上主面的位置，與上主面相對置。漏電極84由金屬 形成，與半導體襯底71的下主面連接.
圖28示出了半導體襯底71的漏層73和高濃度漏層72中的電阻率 分布，如圖28所示，電阻率在漏層73與高濃度漏層72的連接部分呈 階梯狀變化，而在漏層73和高濃度漏層72各自的內部大體上是均勻 的。這種電阻率分布是根據圖29和圖30所示的工序圖形成半導體襯 底71而引起的.也就是說，在半導體襯底71的形成工序中，首先準 備相當于高濃度漏層72的襯底，然后，用外延生長法形成漏層73.
由于半導體器件151如上述那樣構成，所以能進行下述工作.對源 電極81施加接地電位、對漏電極84施加正電位的狀態下，若對柵電 極79施加閾值電壓以上的柵電壓，則主基區74的溝道區形成反型層， 其結果是，電流流過溝道區，所以，作為MOSFET的半導體器件151變 為導通狀態。柵電壓一旦返回到閾值電壓以下的值，則反型層消失， 于是，半導體器件151轉移到截止狀態。
在半導體器件151中，主基區74和焊區下基區75通過源電極81 實現電學上的連接，因而，通過主基區74與漏層73之間的PN結，以 及焊區下基區75與漏層73之間的PN結，形成了 MOSFET內置的二極 管。在半導體器件151處于截止狀態時，對該內置二極管施加反向偏壓，施加在源電極81與漏電極84之間的電壓，即漏電壓，在半導體 器件151處于截止狀態時，借助于從內置二極管的PN結向漏層73的 內部擴展的耗盡層而被保持.
在源電極81與柵電極79短路的狀態下，若以漏電極84的電位作 為基準向源電極81施加正電壓，則從被連接在源電極81上的主基區 74及焊區下基區75向漏層73注入空穴。同時，從連接到漏電極84的 高濃度漏層72向漏層73注入電子.其結果是，電流從源電極81流向 漏電極84.也就是說，內置二極管變為導通狀態.
其次，如果以漏電極84的電位作為基準向源電極81施加負電壓， 則在漏層72中剩余空穴向源電極81遷移，剩余電子向漏電極84遷移. 其結果是，瞬態性的電流從漏電極84流向源電極81.因為空穴的遷移 率相對于電子的遷移率約為1/2大小，所以，這個瞬態性的電流值變 為零的時間就成為在漏層73中剩余空穴直到消滅的時間.瞬態性的流 過半導體器件151的電流衰減到零的工作相當于內置二極管的反向恢 復工作(即恢復工作).
使內置二極管導通時產生的空穴依賴于主基區74和焊區下基區75 的面積以及它們的雜質濃度.被設置在為實現與外部的電連接而設置 的柵極焊區82的正下方的焊區下基區75的面積比主基區74被分割成 的多個區域中的每一個的面積當然要大，所以，與主基區74的附近區 域比較，剩余空穴多發生在焊區下基區75的附近.因而，以高di/dt 使內置二極管發生反向恢復工作時，在焊區下基區75的附近的剩余空 穴集中流向主基區74中靠近焊區下基區75的特定部分，并通過該特 定部分流出到源電極81。這時，由源區76、主基區74及漏層73形成 的寄生雙極型晶體管有時會導通.也就是說，在現有的半導體器件151 中，存在對反向恢復工作過程中的電流變化率di/dt的容量，即di /dt容量低的問題.
而且，對于半導體器件151，在構成內置二極管的基區74、 75與 漏層73之間的PN結上施加高的dV/dt (電壓隨時間的變化率)的情 況下，例如，在使源電極81與柵電極79短路的狀態下，當在漏電極 84與源電極81之間施加約高達lkV/jis以上的dV/dt的場合，基區 74、 75與漏層73之間的PN結的耗盡層會瞬時地擴展.這時，依賴于 PN結的面積及耗盡層擴展速度會發生空穴，所以，在占有較寬面積的焊區下基區75的周圍會發生大量空穴.由發生的空穴所導致的電流在 主基區74中集中流入靠近焊區下基區75的特定部分.其結果是，寄 生雙極型晶體管有時導通.也就是說，現有的半導體器件151不僅di /dt容量低，還存在對電壓變化率dV/dt的容量，即dV/dt容量低 的問題。
在圖27所示的半導體器件151中，假定通過在主基區74與焊區下 基區75之間形成在內部不具有源區76的第3基區以抑制寄生雙極型 晶體管導通的技術也是可能的.但是，伴隨著di/dt的升高，在焊區 下基區75附近的剩余空穴不僅流入笫3基區，還集中地流向接近于主 基區74中的第3基區的特定部分，并通過該特定部分流入源電極81. 據此，能發生寄生雙極型晶體管導通的現象.同樣，伴隨著dV/dt的 升高，也能發生寄生雙極型晶體管導通的現象，
另外，如果為了得到高的di/dt容量或者高的dV/dt容量而形 成多個笫3基區，則當半導體器件151處于導通狀態時，電流流過的 主基區74的面積就減少了.也就是說，通過整個半導體器件151的溝 道寬度變窄了.其結果是，會引起導通電阻升高之類的其他問題.
發明內容
本發明是為解決上述問題而進行的，其目的在于得到一種既不使導 通電阻增大，又能提高di / dt容量及dV / dt容量的半導體器件.
為實現這一目的，本發明中第1實施例的半導體器件是配備具有上 主面及下主面的半導體襯底的半導體器件，上述半導體襯底備有被 形成在上述上主面上的第1導電型的漏層；有選擇地形成在上述漏層 中且比上述漏層淺并露出于上述上主面的第2導電型的主基區；有選 擇地形成在上述漏層中且比上述漏層淺并露出于上述上主面上的、既 不與上述主基區連接又比上述主基區深的第2導電型的焊區下基區； 以及有選擇地形成在上述主基區中且比上述主基區淺并露出于上述上 主面上的第1導電型的源區，上述半導體器件還備有連接到上述主 基區和上迷源區但不連接到上述焊區下基區的第1主電極；在上述主 基區中隔著柵絕緣膜與被夾在上述漏層與上述源區之間的區域即溝道 區相向的柵電極；在上述上主面中隔著絕緣層與上述焊區下基區的露 出面相向地被連接在上述柵電極上的導電性的柵極焊區；以及被連接在上述下主面上的第2主電極'
對于本發明中笫2實施例的半導體器件，是在第1實施例的半導體 器件中，上述主基區的雜質濃度比上述焊區下基區的雜質濃度低.
本發明中第3實施例的半導體器件是備有具有上主面及下主面的 半導體襯底的半導體器件，上述半導體村底備有被形成在上述上主 面上的第1導電型漏層；在上迷漏層中有選擇地形成的比上述漏層淺 并露出于上述上主面的、在底面具有朝向上述下主面的有選擇突出的 突起部的的第2導電型的主基區；在上述漏層中有選擇地形成的比上 述漏層淺并露出于上述上主面的、不與上迷主基區連接的第2導電型 的焊區下基區；以及在上迷主基區中有選擇地形成的比上述主基區淺 并露出于上述上主面的第1導電型的源區，上述半導體器件還備有 連接到上述主基區和上述源區但不連接到上述焊區下基區的第1主電 極；在上述主基區中隔著柵絕緣膜與被夾在上述漏層與上述源區之間 的區域即溝道區相對置的柵電極；在上述上主面中隔著絕緣膜與上述 焊區下基區的露出面相向地被連接在上述柵電極上的導電性的柵極焊 區；以及被連接在上述下主面上的笫2主電極。
對于本發明中第4實施例的半導體器件，是在第1實施例至第3 實施例的任一 實施例的半導體器件中上述半導體襯底還備有有選擇地 形成在上述漏層中、比上迷漏層淺且露出于上述上主面上并位于上述 主基區與上述焊區下基區之間的、內部不設置第1導電型的半導體區 也不與上述焊區下基區連接的第2導電型的周邊基區，上述第1主電 極也被連接在上述周邊基區上。
本發明中第5實施例的半導體器件，是配備具有上主面及下主面的 半導體襯底的半導體器件，上述半導體襯底備有被形成在上述上主 面上的第1導電型的漏層；在上述漏層中有選擇地形成的比上述漏層 淺并露出于上述上主面的、被分割成多個區域的第2導電型的主基區； 在上述漏層中有選擇地形成的比上述漏層淺并露出于上述上主面但不 與上述主基區連接的第2導電型的焊區下基區；以及在上述主基區中 有選擇地形成的比上述主基區淺并露出于上述上主面且與上述主基區 的上述多個區域對應地被分割配置的第1導電型的源區；以及在上述 漏層中有選擇地形成的比上述漏層淺并露出于上述上主面且具有位于
10域的每一區域的一端相連接的部分的、內部不設置第1導電型的半導
體區也不連接到上述焊區下基區的笫2導電型的周邊基區，上述半導 體器件還備有連接到上述主基區、上述源區及上述周邊基區但不連 接到上述焊區下基區的第1主電極；在上述主基區中隔著柵絕緣膜與 被夾在上述漏層與上述源區之間的區域即溝道區相對置的柵電極；以 及在上述上主面中隔著絕緣層與上述焊區下基區的露出面相向地被連 接在上述柵電極上的導電性的柵極焊區；以及被連接在上述下主面上 的第2主電極。
對于本發明中第6實施例的半導體器件，是在第5實施例的半導體 器件中，上述周邊基區比上述主基區深，
對于本發明中第7實施例的半導體器件，是在第6實施例的半導體 器件中，上述主基區的雜質濃度比上述周邊基區低.
本發明中第8實施例的半導體器件是配備具有上主面及下主面的 半導體襯底的半導體器件，上述半導體襯底備有被形成在上述上主 面上的第1導電型的漏層；在上述漏層中有選擇地形成的比上述漏層 淺并露出于上述上主面上的第2導電型的主基區；在上述漏層中有選 擇地形成的比上述漏層淺、內部不設置第1導電型的半導體區并露出 在上述上主面上的第2導電型的周邊基區；以及在上述主基區中有選 擇地形成的比上述主基區淺并露出于上述上主面的第l導電型的源區， 上述半導體器件還備有連接到上述主基區、上述源區及上述周邊基 區的第1主電極；在上述主基區中隔著柵絕緣膜與被夾在上述漏層與 上述源區之間的區域即溝道區相向的柵電極；隔著絕緣層與作為上述 上主面中上述漏層露出的區域、亦即與上述主基區共同地夾住上述周 邊基區的區域的焊區下漏區相對置并被連接在上述柵電極上的導電性 的柵極焊區；以及被連接在上述下主面上的第2主電極，
對于本發明中第9實施例的半導體器件，是在第8實施例的半導體 器件中，上述主基區被分割為多個區域，上述源區與上述主基區的上 述多個區域對應地被分割配置，上述周邊基區具有位于上述主基區與 上述焊區下漏區之間的部分；以及與上述主基區的上述多個區域的每 一區域的一端連接的部分.
對于本發明中第10實施例的半導體器件，是在第4實施例至第9 實施例的任一實施例的半導體器件中，上述周邊基區包括沿著上述主面中相當于上述柵極焊區的正下方的區域的周邊連續形成的環狀部 分，
對于本發明中第11實施例的半導體器件，是在第1實施例至笫io
實施例中任一實施例的半導體器件中，上述漏層具有離上述主面越遠 其電阻率越低的斜率.
本發明中第12實施例的半導體器件是配備具有上主面及下主面的 半導體村底的半導體器件，上述半導體襯底備有被形成在上述上主 面上而且其電阻率具有離上述上主面越遠而越低的斜率的笫1導電型 的漏層；在上述漏層中有選擇地形成的比上述漏層淺且露出于上述上 主面的第2導電型的主基區；在上述漏層中有選擇地形成的比上述漏 層淺且露出于上述上主面的不與上述主基區連接的笫2導電型的焊區 下基區；以及在上述主基區中有選擇地形成的比上述主基區淺且露出 于上述上主面的笫1導電型的源區，上述半導體器件還備有連接到 上述主基區和上述源區但不連接到上述焊區下基區的第1主電極；在 上述主基區中隔著柵絕緣膜與被夾在上述漏層與上述源區之間的區域 即溝道區相對置的柵電極；以及在上述上主面中隔著絕緣層與上述焊 區下基區的露出面相向地被連接在上述柵電極上的導電性的柵極焊 區；以及被連接在上述下主面上的第2主電極，
本發明中第13實施例的半導體器件是配備具有上主面及下主面的 半導體襯底的半導體器件，上述半導體襯底備有被形成在上述上主 面上而且具有離上述上主面越遠其電阻率越低的斜率的笫1導電型的 漏層；在上述漏層中有選擇地形成的比上述漏層淺且露出于上述上主 面的第2導電型的主基區；以及在上述主基區中有選擇地形成的比上 述主基區淺且露出于上述上主面的第1導電型的源區，上述半導體器 件還備有被連接在上述主基區和上述源區上的第1主電極；在上述
主基區中隔著柵絕緣膜與被夾在上述漏層與上述源區之間的區域即溝 道區相對置的柵電極；在上述上主面中隔著絕緣層與作為上述漏層露 出的區域的焊區下基區相對置地被連接在上述柵電極上的導電性的柵 極焊區；以及被連接在上述下主面上的笫2主電極。
本發明中第14實施例的半導體器件是配備具有上主面及下主面的 半導體襯底的半導體器件，上述半導體襯底備有被形成在上述上主 面上而且具有離上述上主面越遠其電阻率越低的斜率的第1導電型的
12漏層；在上述漏層中有選摔地形成的比上述漏層淺且露出于上述上主 面的第2導電型的主基區；在上述漏層中有選擇地形成的比上述漏層 淺且露出于上述上主面的不與上述主基區連接的第2導電型的焊區下 基區；在上述主基區中有選擇地形成的比上述主基區淺且露出于上述 上主面的第1導電型的源區；以及在上述漏層中有選擇地形成的比上
間的、^內部未設置第1導電型的半導體區也不^上述焊區下基區連 接的第2導電型的周邊基區，上述半導體器件還備有連接到上述主 基區、上述源區及上述周邊基區但不連接到上述焊區下基區的第1主 電極；在上述主基區中隔著柵絕緣膜與被夾在上述漏層與上述源區之 間的區域即溝道區相對置的柵電極；在上述上主面中隔著絕緣層與上
述焊區下基區的露出面相向地被連接在上述柵電極上的導電性的柵極 焊區；以及被連接在上述下主面上的笫2主電極。
本發明中第15實施例的半導體器件是本發明的第1至第14實施例 的某一實施例中的半導體器件，在比上述柵極焊區接近上述上主面的 位置，備有與上述上主面對置地埋設在上述絕緣層中的導電層.
本發明中第16實施例的半導體器件是本發明的第4至第9、笫10 及第14實施例的某一實施例中的半導體器件，在比上述柵極焊區接近 上述上主面的位置，還備有與上述上主面對置地埋設在上述絕緣層中 的導電層，上述導電層延伸到上述周邊基區的上方。
對于本發明中第17實施例的半導體器件，是本發明的第15或第 16實施例的半導體器件中上述導電層被連接在上述柵極焊區上.
本發明中第18實施例的半導體器件是配備具有上主面及下主面的 半導體村底的半導體器件，上述半導體襯底備有被形成在上述上主 面上的笫1導電型的漏層；在上述漏層中有選擇地形成的比上述漏層 淺并露出于上述上主面的第2導電型的主基區；以及在上述主基區中 有選擇地形成的比上述主基區'淺且露出于上述上主面的笫1導電型的 源區，上述半導體器件還備有被連接在上述主基區和上述源區上的 第1主電極；在上述主基區中隔著柵極絕緣膜與被夾在上述漏層與上 述源區之間的區域即溝道區相對置的柵電極；在上述上主面中隔著絕 緣層與作為上述漏層露出的區域的焊區下漏區相對置并被連接在上述 柵電極上的導電性的柵極焊區；在比上述柵焊區接近上述上主面的位置與上述上主面相向地被埋設在上述絕緣層中并與上述柵焊區連接的
導電層；以及被連接在上述下主面上的第2主電極，
對于本發明中第19實施例的半導體器件，是在第1至第9實施例 中任一實施例的半導體器件中，被連接在上述源電極上且露出于上述 上主面的笫2導電型的半導體區只被形成在上述柵極焊區正下方之外 的區域。
在本發明中笫1實施例的半導體器件中，焊區下基區不連接到第1 主電極也不與被連接在第1主電極上的主基區連接.也就是說，焊區 下基區成為浮置狀態.因而，內置于半導體器件中的二極管(稱為內 置二極管)只成為主基區和漏層之間的PN結.該內置二極管被施加正 向電壓時，即內置二極管導通時，栽流子從主基區注入漏層，但栽流 子不從處于浮置狀態的焊區下基區注入，因此，內置二極管進行反向 恢復工作時，即反向電壓(即反偏壓)被施加在內置二極管上時，主 基區中剩余栽流子集中地流入靠近焊區下基區的特定部分的現象被抑 制。其結果是，即使以高di/dt使內置二極管進行反向恢復工作，由 源區、主基區及漏層形成的寄生雙極型晶體管也難以導通，所以，半 導體器件的di/dt容量提高了。
因為焊區下基區成為浮置狀態，所以內置二極管被施加反向偏壓 時，耗盡層從被連接在笫1主電極上的主基區向漏層內部擴展。放大 的耗盡層到達焊區下基區以后，也開始從焊區下基區向漏層內部擴展。 如果反向偏壓不高達某種程度以上，耗盡層不會從主基區連接到焊區 下基區。因而，耗盡層擴展的速度也變得比較慢.
即使以高di/dt使內置二極管進行反向恢復工作，因為在焊區下 基區與漏層之間的PN結附近耗盡層擴展的速度變慢，所以在漏層中的 剩余栽流子并不集中流向主基區中靠近焊區下基區的特定部分，而是 比較緩慢地均勻流入整個主基區，因而，寄生雙極晶體管的導通被抑 制，所以，半導體器件的di/dt容量進一步得到提高。
并且，對構成內置二極管的主基區與漏層之間的PN結施加高dV/dt (電壓隨時間的變化率)的情況下，例如，在柵電極與第1主電極短 路的狀態下在第2主電極與第1主電極之間施加約lkV/jis以上的高 dV/dt時，主基區與漏層之間的PN結的耗盡層瞬時地擴展，會依賴于 PN結的面積和耗盡層擴展的速度而發生栽流子.對此，在焊區下基區與漏層之間的PN結處，由于烀區下基區處于浮置狀態，耗盡層的擴展 速度變慢，所以發生的栽流子也比較少。其結果是，因栽流子的發生 而產生的電流在主基區中集中流入靠近焊區下基區的特定部分的現象 被抑制.所以，由源區、主基區及漏層構成的寄生雙極型晶體管變得 難以導通，從而，半導體器件的dY/dt容量得到提高.或者，因栽流 子的發生而產生的電流通過位于焊區下基區附近的柵絕緣膜而集中地 流向柵電極的現象被抑制，所以伴區下基區附近的柵絕緣膜難以受電流 的影響，從而，半導體器件的dV/dt容量得到提高.
施加在第2與第l主電極之間的電壓(即主電極間電壓)在主基區 的溝道區不形成反型層時，也就是半導體器件處于截止狀態時，借助 于從主基區與漏層之間的PN向漏層擴展的上述耗盡層而被保持.所保 持的電壓的最大值規定為半導體器件的耐壓.對于笫1實施例的半導 體器件，由于主基區形成為比焊區下基區淺，所以，耗盡層從主基區 與漏層之間的PN結向漏層內部擴展的有效距離變長。因而半導體器件 的耐壓得到提高。
對于本發明的第2實施例的半導體器件，主基區的雜質濃度比焊區 下基區的雜質濃度低，所以半導體器件處于截止狀態時，保持主電極 間電壓的耗盡層變得容易向主基區的內部擴展.其結果是，耗盡層的 電場強度被減緩，特別是，在主基區的彎曲部分的電場強度被減緩， 所以耐壓得到提高。
對于本發明的第3實施例的半導體器件，焊區下基區既不連接到第 l主電極也不連接到被連接在第l主電極上的主基區。也就是說，焊區 下基區成為浮置狀態，因而，與第1實施例的半導體器件同樣，可以 實現高的di/dt容量及高的dV/dt容量，如果被連接在電感負栽上的 半導體器件關斷，則在主電極間的電壓上出現浪涌電壓.如果該浪涌 電壓超過耐壓，則在半導體襯底上會流過雪崩電流.該雪崩電流能作 為由源區、主基區及漏層形成的寄生雙極型晶體管的基極電流而起作 用。所以，現有的半導體器件有時會因雪崩電流而使寄生雙極型晶體 管導通。然而，對于第3實施例的半導體器件，由于在主基區上設有 突起部，所以，耗盡層上發生的電場在突起部上有選擇地變高，因而 雪崩電流變為集中于設在主基區底部的突起部，作為寄生雙極型晶體 管的基極電流而起作用的成分則降低。其結果是，寄生雙極型晶體管
15的導通被抑制。
對于本發明的第4實施例的半導體器件，在主基區與焊區下基區之 間設有周邊基區.周邊基區不連接在焊區下基區而被連接在第1主電 極上，這一點與主基區相同.因而，內置二極管由主基區與漏層之間 的PN結及周邊基區與漏層之間的PN結構成.
內置二極管導通時，假定即使從焊區下基區向漏層注入栽流子，在 內置二極管進行反向恢復工作時，其剩余栽流子也主要是從主基區通 過周邊基區流入笫1主電極。并且，主基區中靠近周邊基區的部位發 生的剩余栽流子不僅流入主基區，還通過周邊基區流入第1主電極， 這樣，內置二極管進行反向恢復工作時，剩余栽流子集中地流入主基 區中的靠近焊區下基區的特定部分的現象被抑制，可以有效地消滅剩 余栽流子.
周邊基區與主基區不同，由于在其內部未形成第l導電型的半導體 區域，所以不構成寄生雙極型晶體管。因而流過周邊基區的剩余栽流 子對于寄生雙極晶體管的基極電流沒有貢獻.其結果是，即使以高的 di/dt使內置二極管進行反向恢復工作，由于寄生雙極晶體管的導通被 抑制，所以半導體器件的di/dt容量進一步得到提高.
并且，當對構成內置二極管的主基區與漏層之間的PN結施加高 dV/dt時，例如，在柵電極與笫1主電極短路的狀態下，在笫2主電極 與第1主電極之間施加約lkV/jis以上的高dV/dt的情況下，由于焊區 下基區是浮置的，所以，不僅產生的栽流子少，而且產生的栽流子引 起的電流通過位于焊區下基區附近的周邊基區流入笫l主電極，
其結果是，電流集中流入主基區中靠近焊區下基區的特定部分的現 象進一步被抑制.因此，由源區、主基區和漏層構成的寄生雙極晶體 管難以導通，所以，半導體器件的dV/dt容量進一步得到提高.或者 說，因栽流子的產生而引起的電流通過位于焊區下基區附近的柵絕緣 膜集中流入柵電極的現象被抑制了，所以，焊區下基區附近的柵絕緣 膜變得不易受到電流的影響，使半導體器件的dV/dt容量進一步得到 提兩'
對于本發明的第5實施例的半導體器件，焊區下基區既不連接到第 1主電極也不連接到被連接在笫l主電極上的主基區，也就是說，焊區 下基區成為浮置狀態.因而，與第1實施例的半導體器件同樣，可以
16實現高的di/dt容量及高的dV/dt容量。由于在主基區與焊區下基區 之間設有周邊基區，所以與第4實施例的半導體器件同樣，di/dt容量 及dV/dt容量進一步得到提高.
由主基區與漏層之間的PN結與周邊基區與漏層之間的PN結構成 的內置二極管導通時，從主基區及周邊基區向漏層注入栽流子.周邊 基區連接到主基區的多個區域的每一區域的一端，所以，以高的di/dt 使內置二極管進行反向恢復工作時，剩余栽流子集中流向主基區中特 定部分的現象有效地被緩和，剩余栽流子比較均勻地流遍整個主基區 和周邊基區.其結果是，di/dt容量進一步得到提高。
對于本發明的第6實施例的半導體器件，主基區被形成為比焊區下 基區淺，所以與笫1實施例的半導體器件同樣，半導體器件的耐壓能 夠得到提高.
對于本發明的第7實施例的半導體器件，因為主基區的雜質濃度比 焊區下基區的雜質濃度低，所以與第2實施例的半導體器件同樣，半 導體器件的耐壓能夠得到提高.
對于本發明的第8實施例的半導體器件，在主基區與焊區下基區之 間設置周邊基區。周邊基區被連接在第1主電極上，這一點與主基區 相同。因而，內置二極管由主基區與漏層之間的PN結及周邊基區與漏 層之間的PN結構成。內置二極管導通時，在接近主基區中的周邊基區 附近的部位產生的栽流子在內置二極管進行反向恢復工作時，不僅流 入主基區，還通過周邊基區流入第1主電極.
這樣，內置二極管進行反向恢復工作時，剩余栽流子集中流入主基 區中靠近周邊基區的特定部分的現象被抑制.周邊基區與主基區不同， 在其內部不形成第1導電型的半導體區域，所以也不構成寄生雙極晶 體管.因而，通過周邊基區流動的剩余栽流子對寄生雙極晶體管的基 極電流沒有貢獻.其結果是，即使以高的di/dt使內置二極管進行反 向恢復工作時，由于寄生雙極晶體管的導通被抑制，所以半導體器件 的di/dt容量進一步得到提高。并且，柵極焊區與漏層對置，這就有 利于提高dV/dt容量.
對于本發明的第9實施例的半導體器件，因為周邊基區與主基區的 多個區域的每一區域的一端連接，所以與第5實施例的半導體器件同 樣，di/dt容量進一步得到提高.對于本發明的第10實施例的半導體器件，因為周邊基區包括沿著
相當于柵極焊區正下方的區域的周邊的環形部分，所以，內置二極管 導通時從主基區產生的栽流子，在內置二極管進行反向恢復工作時有
效地流入周邊基區，從而，以高的di/dt使內置二極管進行反向恢復 工作時，剩余栽流子集中地流入相當于主基區中靠近柵極焊區正下方 的區域的特定部分的現象被抑制，所以di/dt容量進一步得到提高.
對于本發明的第11實施例的半導體器件，漏層具有離開半導體襯 底的上主面越遠其電阻率越低那樣的斜率，所以，在內置二極管進行 反向恢復工作時，隨著耗盡層的擴展，耗盡層的擴展速度變慢，因此， 內置二極管進行反向恢復工作時的電壓變化率dV/dt變低.即，施加 在主電極間的電壓的變化變得平緩.所以使是在柵極焊區正下方 區域假定有栽流子剩余的情況下，那些剩余栽流子集中地流入主基區 中靠近柵極焊區正下方區域的特定部分的現象也可以被抑制.其結果 是，剩余栽流子經過一段時間比較均勻地流入整個主基區.因而，即 使以高的di/dt使內置二極管進行反向恢復工作，由于寄生雙極晶體 管變得難以導通，所以半導體器件的di/dt容量得到提高.加之耗盡 層向漏層內部擴展的速度變慢，所以半導體器件的dV/dt容量也提高 了，
并且，以高的di/dt使內置二極管進行反向恢復工作時，因為耗 盡層擴展的速度變慢，所以電壓變化率dV/dt也變低，從而，因為主 電極間電壓的變化變緩，所以反向恢復工作變得接近于軟恢復，在主 電極間發生浪涌電壓的現象被緩和或者被抑制.
另外，離開半導體村底的上主面越遠漏層的電阻率越低，所以漏層 的體電阻變低.從而也可以得到半導體器件的導通電阻降低的效果.
對于本發明的第12實施例的半導體器件，焊區下基區既不連接到 第1主電極也不連接到被連接在第1主電極上的主基區。也就是說， 焊區下基區成為浮置狀態.因而，與笫1實施例的半導體器件同樣， 可以實現高的di/dt容量及高的dV/dt容量.另外，漏層具有離開半 導體襯底的上主面越遠其電阻率變得越低那樣的斜率，所以，與第11 實施例的半導體器件同樣，實現了 di/dt容量的進一步提高、緩和浪 涌電壓的發生以及導通電阻的降低。
對于本發明的第13實施例的半導體器件，因為漏層具有離開半導體襯底的上主面越遠其電阻率變得越低那樣的斜率，所以，與第ll實
施例的半導體器件同樣，實現了 di/dt容量的提高、緩和浪涌電壓的 發生以及降低導通電阻.另外，因為柵極焊區與漏層相向配置，所以 dV/dt容量得到提高.
對于本發明的第14實施例的半導體器件，焊區下基區既不連接到 第1主電極也不連接到被連接在第1主電極上的主基區.也就是說， 焊區下基區成為浮置狀態，因而，與第1實施例的半導體器件同樣， 可以實現高的di/dt容量及高的dV/dt容量.并且，由于在主基區與 焊區下基區之間設置了周邊基區，所以與第4實施例的半導體器件同 樣，di/dt容量及dV/dt容量能夠進一步得到提高.并且，因為漏層具 有離開半導體襯底的上主面越遠其電阻率變得越低那樣的斜率，所以， 與笫11實施例的半導體器件同樣，實現了 di/dt容量的進一步提高、 緩和浪涌電壓的發生以及導通電阻的降低.
對于本發明的第15實施例的半導體器件，在柵極焊區下層的絕緣 層中，與半導體襯底的上主面相向地埋設導電層.因此，對內置二極 管施加反向偏壓時，向漏層內部擴展的耗盡層在柵極焊區正下方的區 域保持與上主面接近于平行的形態擴展.也就是說，在柵極焊區正下 方的區域，耗盡層向漏層內部的擴展是接近于均勻的.因而，到達臨 界電場的部位不容易出現，所以可以提高半導體器件的耐壓。
對于本發明的第16實施例的半導體器件，在柵極焊區下層的絕緣 層中，與半導體村底的上主面相向地埋設導電層，并且導電層延伸到 周邊基區的上方。因此，對內置二極管施加反向偏壓時，向漏層內部 擴展的耗盡層到達周邊基區的一端時，也快速地到達其他端部.即， 包括周邊基區的周圍，耗盡層保持與上主面接近于平行的形態擴展， 因而耗盡層的擴展有效地接近于均勻，有效地抑制了到達臨界電場部 位的發生.其結果是，有效地提高了半導體器件的耐壓.
對于本發明的第17實施例的半導體器件，因為導電層與柵極焊區 連接，所以對內置二極管施加反向偏壓時，向漏層內部擴展的耗盡層 在柵極焊區正下方的區域保持與上主面平行的形態擴展的效果進一步 得到加強.其結果是，半導體器件的耐壓更加得到提高.
對于本發明的第18實施例的半導體器件，，因為導電層與柵極焊 區連接，所以與第17實施例的半導體器件同樣，有效地提高了半導體器件的耐壓.另外，因為柵極焊區與漏層對置，所以dV/dt容量得到 提向，
對于本發明的第19實施例的半導體器件，被連接在第1主電極上 且露出于半導體襯底上主面的第2導電型的半導體區域只形成于柵極 焊區正下方以外的區域.所以，即使柵極焊區正下方區域假定有栽流 子剩余的場合，那些剩余栽流子集中地流向主基區中的靠近柵極焊區 正下方區域的特定部分的現象也被有效地抑制了.其結果是，即使以 高di/dt使內置二極管進行反向恢復工作，寄生雙極晶體管也難以導
通，半導體器件的di/dt容量能更有效地得到提高.
本發明的目的、特征、方面及優點通過以下的詳細說明和附圖將更
加清楚'
圖l是實施例1的半導體器件的部分平面圖.
圖2是實施例1的半導體器件的縱向剖面圖。
圖3是實施例1的半導體器件的工作說明圖。
圖4是實施例1的另一例的半導體器件的縱向剖面圖。
圖5是實施例2的半導體器件的縱向剖面圖.
圖6是實施例2的另一例的半導體器件的縱向剖面圖.
圖7是實施例3的半導體器件的局部平面圖.
圖8是實施例3的半導體器件的縱向剖面圖.
圖9是實施例3的半導體器件的局部放大平面圖.
圖IO是實施例3的半導體器件的局部放大平面圖.
圖ll是實施例3的另一例的半導體器件的縱向剖面圖.
圖12是實施例4的半導體器件的縱向剖面圖。
圖13是實施例4的半導體器件的工作說明圖，
圖14是根據實施例4的另一例的半導體器件的縱向剖面圖。
圖15是根據實施例4的又一例的半導體器件的縱向剖面圖.
圖16是根據實施例4的又一例的半導體器件的縱向剖面圖，
圖17是表示實施例5的半導體器件的特征的曲線圖.
圖18是表示實施例5的半導體器件的工作的波形圖.
圖19~圖21是實施例5的半導體器件的制造工序圖。
20圖22是實施例的變例的半導體器件的縱向剖面圖，
圖23是實施例的另一變例的半導體器件的縱向剖面圖.
圖24是實施例的又一變例的半導體器件的縱向剖面圖。
圖25是現有技術的半導體器件的平面圖.
圖26是現有技術的半導體器件的局部平面圖.
圖27是現有技術的半導體器件的縱向剖面圖。
圖28是表示現有技術的半導體器件的特征的曲線圖。
圖29及圖30是現有技術的半導體器件的制造工序圖。
具體實施例方式
實施例1
圖1是表示以M0SFET構成的本發明的實施例1的半導體器件的一 部分的局部平面圖.該半導體器件101的整體平面圖是與例如圖25同 樣被描繪的圖.如圖1所示，在柵極焊區12的周圍，配置源電極ll. 圖2是沿著圖1中的A-A剖面線的半導體器件101的剖面圖.如圖2 所示，半導體器件IOI備有半導體襯底1、絕緣層7、柵電極9、導電 層10、源電極ll、柵極焊區12，以及漏電極14.半導體襯底l備有 IT型的高濃度漏層2、 N型的漏層3、 P型的主基區4、 P型的焊區下基 區5，以及1T型的源區6。半導體襯底l是具有上主面及下主面的硅襯 底，
漏層3被形成在半導體襯底1的上主面上，主基區4有選擇地形成 在漏層3中，比漏層3淺且露出于上主面.焊區下基區5有選擇地形 成在漏層3中，比漏層3淺且露出于上主面。焊區下基區5不連接到 主基區4，孤立于主基區4之外。主基區4形成為比焊區下基區5淺。
源區6有選擇地形成在主基區4中，比主基區4淺且露出于上主面. 主基區4被分割為多個區域，同樣源區6也與主基區4的多個區域對 應地被分割配置為多個區域.焊區下基區5中不形成源區6,所以，辟 區下基區5中不存在溝道區.高濃度漏層2連接在漏層3的下主面一 側，且露出于半導體襯底1的下主面，
源電極ll用金屬形成，被連接在主基區4和源區6上.因而與現 有的半導體器件151不同，源電極11不連接到襯底下基區5.柵電極 9用多晶硅形成，在主基區4中隔著作為絕緣層7的一部分的柵絕緣膜，與夾在漏層3與源區6之間的區域即溝道區對置地被埋設在絕緣層7 中*
柵極焊區12由金屬形成，在半導體襯底l的上主面中，隔著絕緣 層7與焊區下基區5的露出面相對置地配置在絕緣層7上.柵極焊區 12通過被埋設在絕緣層7中的栓13與導電層10連接，并且也與連接 在導電層10上的柵電極9連接。導電層10由多晶硅形成，在比柵極 焊區12接近半導體襯底1的上主面的位置，與上主面相對置地被埋設 在絕緣層7中，并且導電層10延伸到主基區4的上方.漏電極14由 金屬形成，被連接在半導體襯底1的下主面上.
半導體器件101具有上述結構，所以能進行以下工作。對于半導體 器件IOI，焊區下基區5不與源電極11連接，也不與被連接在源電極 11上的主基區4連接.即，焊區下基區5成為浮置狀態.因而，半導 體器件101內置的二極管只是主基區4與漏層3之間的PN結.該內置 二極管被施加正向電壓時，即內置二極管導通時，從主基區4向漏層3 注入空穴，但不從處于浮置狀態的焊區下基區5注入空穴。因而，內 置二極管進行反向恢復工作時，即內置二極管被施加反向偏壓時，剩 余栽流子集中地流入主基區4中接近焊區下基區5的特定部位的現象 被抑制。其結果是，即使以高di/dt使內置二極管進行反向恢復工作， 由源區6、主基區4及漏層3形成的寄生雙極晶體管也難以導通，所以， 半導體器件101的di/dt容量得到提高，
并且，因為焊區下基區5成為浮置狀態，所以內置二極管被施加反 向偏壓時，如圖3所示，耗盡層從被連接在源電極ll上的主基區4向 漏層3的內部擴展.圖3中用虛線表示了擴大的耗盡層的前沿，箭頭 表示該前沿前進的方向.擴大的耗盡層到達焊區下基區5以后，耗盡 層又開始從焊區下基區5向漏層3的內部擴展。如果反向偏壓沒有高 達某種程度以上，則耗盡層不能從主基區4連接到整個焊區下基區5, 在圖3中，漏層3內夾在主基區4與焊區下基區5之間的區域(用單 點點劃線的圃X包圍的區域)，向右方向前進的前沿就說明了這一點。 因此，耗盡層擴展的速度變得比較慢。
即使以高di/dt使內置二極管進行反向恢復工作，在焊區下基區5 與漏層4之間的PN結附近，耗盡層擴展的速度也變慢，所以在漏層3 中的剩余栽流子，在主基區4中也不會集中流入接近焊區下基區5的特定部位，而是比較平緩而均勻地流入整個主基區4.因而寄生雙極晶 體管的導通被抑制，所以半導體器件101的di/dt容量進一步得到提 高。
另外，構成內置二極管的主基區4與漏層3之間的PN結上被施加 高的dV/dt (電壓隨時間的變化率)的情況下，例如，在柵電極9與源 電極11短路的狀態下，在漏電極14與源電極11之間施加約lkV/jis 以上的高dV/dt的情況下，在主基區4與漏層3之間的PN結的耗盡層 會瞬時地擴展，依賴于PN面積和耗盡層擴展速度而產生空穴.與此相 對照，在焊區下基區5與漏層3之間的PN結因為焊區下基區5處于浮 置狀態，耗盡層擴展的速度變慢，故發生的空穴也比較少.其結果是， 因空穴的發生而引起的電流集中地流入主基區4中接近焊區下基區5 的特定部位的現象被抑制.因此，由源區6、主基區4和漏層3構成的 寄生雙極晶體管變得難以導通，所以半導體器件101的dV/dt容量得 到提高.或者說，因空穴的發生而引起的電流通過位于焊區下基區5 附近的柵絕緣膜8集中地流入柵電極9的現象被抑制，所以，焊區下 基區5附近的柵絕緣膜8變得不易受到電流的影響，半導體器件101 的dV/dt容量得到提高。
施加在漏電極14與源電極11之間的電壓在主基區4的溝道區未形 成反型層時，即半導體器件101處于截止狀態時，借助于從主基區4 與漏層3之間的PN結向漏層3內部擴展的耗盡層而被保持.被保持電 壓的最大值規定半導體器件101的耐壓.在半導體器件101中，因主 基區4形成為比焊區下基區5淺，所以，如困3所示，從主基區4與 漏層3之間的PN結向漏層3內部擴展的耗盡層擴展的有效距離(單點 點劃線的箭頭Y)變長.因此，半導體器件101的耐壓得到提高.
另外，在柵極焊區12的下層的絕緣層7中，與半導體襯底l的上 主面相對置地埋設導電層10.因此，如困3所示，內置二極管被施加 反向偏壓時，向漏層3內部擴展的耗盡層在柵極焊區12正下方的區域 以保持近乎與上主面平行的形態擴展.即，耗盡層向漏層3內部的擴 展在柵極焊區12正下方的區域變得近于均勻，因此，不易發生到達臨 界電場強度的部位，所以，耐壓進一步得到提高.
并且，因為導電層IO延伸到主基區4的上方，所以，場電極的效 應及于漏層3的露出面內被夾在主基區4與焊區下基區5之間的部分。
23理想情況是，主基區4的雜質濃度比焊區下基區5的雜質濃度設定 得低，據此，半導體器件101處于截止狀態時，保持漏電壓的耗盡層 也易于向主基區4的內部擴展.其結果是，耗盡層中的電場強度得以 減緩，即使在中間，主基區4的彎曲部(圖3中的單點點劃線的圃Z) 的電場強度也得以減緩，所以耐壓進一步得到提高。
如圖4所示的半導體器件102那樣，也可以確保焊區下基區5與主 基區4之間的距離較大。因此，相對于半導體襯底1的面積的電流密 度降低，而電流向主基區4的特定部分的集中進一步被抑制，di/dt 容量進一步得到提高.
實施例2
圖5是本發明的實施例2的半導體器件的剖面圖.該半導體器件 104的柵極焊區12附近的平面圖可以與圖1同樣地被描繪出來.圖5 相當于沿著圖1中的A-A剖面線的半導體器件104的剖面困.半導體 器件104的主基區4在底面對著下主面具有有選擇地突出的突起部20， 這一點與半導體器件101在特征上不同.
半導體器件104在連接到電感負栽的狀態下關斷時，漏電壓上出現 浪涌電壓.該浪涌電壓一旦超過耐壓，則在半導體襯底1中流過雪崩 電流.雪崩電流對由源區6、主基區4及漏層3形成的寄生雙極晶體管 的基極電流有貢獻.因此，對于現有的半導體器件151，由于雪崩電流 的原因，有時寄生雙極晶體管會導通，但是，對于半導體器件104，由 于在主基區4中設有突起部20，所以發生在耗盡層中的電場在突起部 20有選擇地變高.因此，由于雪崩電流將突起部20作為主要路徑，所 以流經主基區4中源區6正下方部分的雪崩電流的成分減少，即，作 為寄生雙極晶體管的基極電流而起作用的成分減少，其結果是，寄生 雙極晶體管的導通被抑制.這樣，即使在連接電感大的電感負栽的工 作條件下，也能實現穩定的工作.
關于半導體器件104,與半導體器件101同樣，確保焊區下基區5 與主基區4之間的距離較大的變例(圖6的半導體裝置105)有可能實 施。
實施例3
圖7是表示實施例3的半導體器件的一部分的局部平面圖，該半導 體器件107的平面圖，例如，可以與圖25同樣地被描繪出來.如圖7
24所示，在柵極焊區12的周圍，配置源電極ll.源電極ll通過貫穿絕 緣層的栓，連接到半導體襯底上.圖8是沿著困7中的剖面線B-B的 半導體器件107的剖面圖。半導體器件107在主基區4與焊區下基區5 之間設有P型的周邊基區21，這一點與半導體器件IOI在特征上不同.
周邊基區21有選擇地形成在漏層3中，比漏層3淺且露出于半導 體村底l的上主面.周邊基區21位于主基區4與焊區下基區5之間， 不連接到焊區下基區5.源電極11在連接到主基區4的同時，通過貫 穿絕緣層7的栓22也與周邊基區21連接。但是，像源區6那樣的N 型半導體區域不設在周邊基區21的內部'所以，在周邊基區21中不 存在溝道區，
圖9及圖IO是分別放大表示圖7的部分130及131的局部放大平 面圖.如圖9及圖IO所示，周邊基區21備有連續地包圍位于柵極焊 區12正下方的焊區下基區5的周圍而形成的環狀部分.困8中描繪出 的周邊基區21相當于該環狀部分，如上所述，環狀部分位于主基區4 與焊區下基區5之間.并且，周邊基區21如圖9所示通過環狀部分， 并如圖IO所示通過環狀部分以外的部分，與主基區4被分割配置的多 個區域中的每一區域的一端連接.在圖9及圖10的例子中，主基區4 被分割為許多平行的帶狀區，周邊基區21分別與各帶狀區的一端連接.
半導體器件107按上述那樣構成，所以能進行以下工作.周邊基區 21不連接到焊區下基區5而與源電極ll連接，這一點與主基區4相同。 因此，內置二極管由主基區4與漏層3之間的PN結及周邊基區21與 漏層3之間的PN結構成.
內置二極管導通時，假定即使有空穴從焊區下基區5向漏層3注入， 在內置二極管進行反向恢復工作時，那些剩余空穴主要經由靠近主基 區4的周邊基區21流向源電極11.并且，主基區4中從接近周邊基區 21的部位產生的剩余空穴不僅流向主基區4，還通過周邊基區21流向 源電極ll.這樣，內置二極管進行反向恢復工作時，剩余空穴集中地 流入主基區4中接近焊區下基區5的特定部分的現象被抑制，剩余空 穴有效地得到消除.
周邊基區21與主基區4不同，在其內部不形成N型的半導體區域， 所以，不構成寄生雙極晶體管.因此，流過周邊基區21的剩余空穴對 寄生雙極晶體管的基極電流沒有貢獻.其結果是，即使以高di/dt使內置二極管進行反向恢復工作，寄生雙極晶體管的導通也被抑制，所 以，di/dt容量進一步得到提高，
另外，對構成內置二極管的主基區4與漏層3之間的PN結施加高 dV/dt的場合，例如，在柵電極9與源電極11短路的狀態下，在漏電 極14與源電極11之間施加約lkV/jis以上的高dV/dt的場合，如實施 例1所述，因為焊區下基區5是浮置的，所以，不僅發生的空穴減少， 所發生的空穴電流通過位于焊區下基區5附近的周邊基區21，流向源 電極11.
其結果是，在主基區4中，電流集中地流入接近焊區下基區5的特 定部分的現象進一步被抑制。因此，由源區6、主基區4及漏層3構成 的寄生雙極晶體管變得難以導通，所以，半導體器件107的dV/dt容 量進一步得到提高.或者說，因空穴的發生而引起的電流通過位于焊 區下基區5附近的柵絕緣膜8而集中地流入柵電極9的現象被抑制， 所以，焊區下基區5附近的柵絕緣膜8不易受到電流的影響，半導體 器件107的dV/dt容量進一步得到提高。
內置二極管導通時，空穴從主基區4及周邊基區21注入漏層3. 但是，因為周邊基區21連接到構成主基區4的多個區域的每一區域的 一端，所以，即使在以高di/dt使內置二極管進行反向恢復工作時， 剩余空穴集中地流入主基區4的特定部分的現象也有效地被緩和，剩 余空穴比較均勻地流入整個主基區4和周邊基區21.其結果是，di/dt
容量進一步得到提高.
周邊基區21具有沿著相當于柵極焊區12正下方的區域的外周的 環狀部分，所以內置二極管導通時，從主基區4產生的空穴在內置二 極管進行反向恢復工作時，高效率地流入周邊基區21.因此，以高di/dt 容量使內置二極管進行反向恢復工作時，剩余空穴集中地流入接近主 基區4中的相當于柵極焊區12正下方區域的特定部分的現象被抑制， 所以，di/dt容量進一步提高，
另外，被連接在導電層IO上的柵電極9，還覆蓋住漏層3的露出 面中被夾在主基區4與周邊基區21之間的部分，所以，場電極的效應 也涉及漏層3的露出面內被夾在主基區4與周邊基區21之間的部分。 同樣，柵極焊區21也夜蓋住漏層3的露出面中被夾在焊區下基區5與 周邊基區21之間的部分，所以，因柵極焊區12引起的場電極的效應也及于漏層3的露出面內被夾在焊區下基區5與周邊基區21之間的部 分.
如圖11示出的半導體器件108那樣，把焊區下基區5與主基區4 之間的距離設定得較窄，與此相應，也可以把夾在焊區下基區5與主 基區4之間的周邊基區21的寬度設定得較窄.因此，相對于半導體村 底1的面積的電流密度能夠提高.并且，在半導體器件108中，導電 層10也覆蓋住漏層3的露出面中被夾在焊區下基區5與周邊基區21 之間的部分，所以，因導電層10引起的場電極的效應也及于漏層3的 露出面內被夾在焊區下基區5與周邊基區21之間的部分.
實施例4
圖12是本發明的實施例4的半導體器件的剖面圖，該半導體器件 110的柵極焊區12附近的平面圖與圖7同樣地被描繪出來.圖12相當 于沿著圖7的B-B剖面線的半導體器件110的剖面圖.半導體器件110 不設焊區下基區5，這一點與半導體器件107在特征上不同.即，柵極 焊區12與半導體襯底1的上主面內漏層3露出的區域相向.在半導體 器件110中，也如圖9及圖10所示，周邊基區21具有沿著相當于柵 極焊區12正下方的區域的外周連續形成的環狀部分。
在半導體器件110中，由于柵極焊區12與漏層3相向，所以，漏-源間的電容量Cos的大小與半導體器件107不同。因此，在漏電極14 與源電極ll之間施加高的dV/dt的場合，瞬態性地流過的電流(例如， 位移電流或者空穴電流)的大小在半導體器件107與半導體器件110 之間出現差異。由于這種差異，與半導體器件107比較，半導體器件 IIO還能夠獲得更高的dV/dt容量.
另外，在柵極焊區12的下層的絕緣層7中，與半導體村底l的上 主面相對置地埋設導電層10.為此，如圖13所示，在內置二極管被施 加反向偏壓時，向漏層3的內部擴展的耗盡層在柵極焊區12正下方的 區域，保持與上主面近于平行的形態擴展，即，在柵極焊區12的正下 方區域，耗盡層向漏層3的內部的擴展接近于均勻.因而，難以發生 到達臨界電場強度的部位，所以，耐壓進一步得到提高.
并且，導電層10與柵極焊區12連接，所以，由柵極焊區12及導 電層10引起的場電極的功能進一步增強。由此，在柵極焊區12的正 下方區域，耗盡層向漏層3的內部的擴展更加接近于均勻，其結果是，
27半導體器件的耐壓進一步得到提高，
并且，如圖12所示，由于導電層IO延伸到周邊基區21的上方， 所以，當對內置二極管施加反向偏壓時，向漏層3的內部擴展的耗盡 層到達周邊基區21的一端時，也會迅速到達它的其他端部。即，包括 周邊基區21的周圍，耗盡層也以保持與上主面接近于平行的形態擴展. 因而，耗盡層的擴展更加有效地接近于均勻，所以，能更有效地抑制 到達臨界電場強度的部位的發生.其結果是，更進一步有效地提高了 半導體器件的耐壓.
如圖14所示的半導體器件111那樣，導電層10也可以更寬地形成， 因此，作為場電極的導電層IO的功能進一步得到加強，所以，耐壓進 一步得到提高.并且，如圖15所示的半導體器件112，或者如圖16所 示的半導體器件113那樣，確保擴展周邊基區21的寬度是可能的.對 于圖15所示的半導體器件112，在漏層3的露出面內被焊區下基區5 覆蓋的部分并未被導電層IO覆蓋，但受到由焊區下基區5引起的場電 極效應的波及.
實施例5
在以上說明的半導體器件101 ~ 113中，如圖17所示的電阻率分 布那樣，希望漏層3具有離半導體襯底1的上主面越遠其電阻率越低 的曲線斜率。因此，內置二極管進行反向恢復工作時，隨著耗盡層的 擴展，耗盡層擴展的速度變慢，因此，如圖18的波形圖所示，內置二 極管進行反向恢復工作時的電壓變化率dV/dt變低。即，施加在漏電 極14與源電極11之間的漏電壓的變化變得平緩.在圖18中實線表示 漏層3的電阻率沒有斜率的情況下的波形，虛線表示有斜率的情況下 的波形.
因而，即使在柵極焊區正下方的區域有剩余空穴的場合，也能夠抑 制那些剩余空穴集中地流入主基區4中接近柵極焊區U正下方的區域 的特定部分的現象。其結果是，剩余空穴經過一段時間比較均勻地流 向整個主基區。據此，即使以高的di/dt使內置二極管進行反向恢復 工作，寄生雙極晶體管也難以導通，所以，半導體器件的di/dt容量 得到提高，
并且，以高的di/dt使內置二極管進行反向恢復工作時，因為耗 盡層擴展的速度變慢，所以，電壓變化率dV/dt也降低。于是，漏電
28壓的變化變緩，反向恢復工作接近于軟恢復(在困18中用虛線表示的 電流I的波形圖)，主電極間發生浪涌電壓的現象被緩和甚至被抑制。 另外，漏層離開半導體襯底的上主面越遠其電阻率越低，所以，漏 層的體電阻變低。因而，也可以得到降低半導體器件的導通電阻的效 果。
根據圖17-圖21示出的工序圖，圖17所示的電阻率分布通過半 導體村底1的形成能夠容易地得到。即，在半導體襯底1的形成工序 中，準備N型的半導體襯底60 (圖19)，其后，在半導體襯底60的 兩主面上淀積高濃度的N型雜質，再通過使其擴散形成一組N'型的高 濃度漏層2和被夾在其間的N型的半導體層61 (圖20).然后，如圖 21所示，通過把半導體層61沿虛線部截斷加工，得到具有高濃度漏層 2和漏層3的半導體村底1.
變例
(1) 在上述半導體器件101-113中，通過在半導體襯底1上附 加集電極層也可能構成IGBT.圖22示出的半導體器件114相當于在半 導體器件108上通過附加P'型的集電極層30而構成IGBT的例子.集 電極層30露出于半導體襯底1的下主面，被連接在集電極14(M0SFET 的源電極及漏電極在IGBT中分別對應于發射極電極及集電極電極)上. 如圖23所示的半導體器件115那樣，也可能構成去除高濃度漏層2的 IGBT。在這樣構成的IGBT中，在半導體襯底1的上主面一側，包括具 有與半導體器件101-113同樣特征的MOSFET,所以，關于dV/dt容量 及耐壓，能得到與半導體器件101-113同樣的效果.并且，在IGBT 中，由于電導率調制效應，還能得到有效降低導通電阻的優點.
(2) 如圖24所示，本發明不僅適用于平面型半導體器件，也適用 于溝槽型半導體器件.圖24是溝槽型MOSFET的示例.在半導體器件 101 - 115中，可以把主基區4存在的區域置換為圖24的結構，以困 24為例，在半導體襯底1的上主面開口的溝槽被形成為到達漏層3。 溝槽40的內壁用柵絕緣膜8覆蓋，在柵絕緣膜8的內側埋設柵電極9. 柵電極9的上表面用絕緣層7覆蓋，其上覆蓋源電極。
(3) 在以上說明中，選取了 N溝道型的半導體器件為例，但是， 本發明也可以適用于P溝道型的半導體器件。在上述的各半導體器件 中，通過使各半導體層或各半導體區域的導電類型反轉，可以構成P溝道型的半導體器件.
本發明已得到詳細說明，但以上說明在所有方面都是示例性的，本 發明不限于此.可以設想沒有給出示例的無數變例也都不在本發明之 外。
權利要求
1. 一種半導體器件，它是備有具有上主面及下主面的半導體襯底的半導體器件，其特征在于上述半導體襯底備有被形成在上述上主面上的第1導電型的漏層；在上述漏層中有選擇地形成的比上述漏層淺，并露出于上述上主面、在底面具有面向上述下主面有選擇地突出的突起部的第2導電型的主基區；在上述漏層中有選擇地形成的比上述漏層淺，并露出于上述上主面的，不與上述主基區連接的第2導電型的焊區下基區；以及在上述主基區中有選擇地形成的比上述主基區淺，并露出于上述上主面的第1導電型的源區，上述半導體器件還備有被連接在上述主基區和上述源區上，但不連接到上述焊區下基區的第1主電極；在上述主基區內，隔著柵絕緣膜與被夾在上述漏層與上述源區之間的區域即溝道區相對置的柵電極；在上述上主面內，隔著絕緣層與上述焊區下基區的露出面相對置，并被連接在上述柵電極上的導電性的柵極焊區；以及被連接在上述下主面上的第2主電極，沿漏層的主基區和焊區下基區之間的距離比主基區的尺寸大。
2. —種半導體器件，它是備有具有上主面及下主面的半導體村底 的半導體器件，其特征在于上述半導體襯底備有被形成在上述上主面上的第l導電型的漏層；在上述漏層中有選擇地形成的比上述漏層淺，并露出于上述上主面 的第2導電型的主基區；在上述漏層中有選擇地形成的比上述漏層淺，在內部不設第l導電 型半導體區域并露出于上述上主面的笫2導電型的周邊基區；以及在上述主基區中有選擇地形成的比上述主基區淺，并露出于上述上 主面的笫1導電型的源區，上述半導體器件還備有被連接在上述主基區、上述源區和上述周邊基區上的第1主電極；在上述主基區內，隔著柵絕緣膜與被夾在上述漏層與上述源區之間 的區域即溝道區相對置的柵電極；在上述上主面內上述漏層露出的區域，隔著絕緣層與上述主基區共 同夾著上述周邊基區的區域即焊區下漏區相對置，并被連接在上述柵 電極上的導電性的柵極焊區；以及被連接在上述下主面上的第2主電極，
3. 如權利要求2所述的半導體器件，其特征在于 上述主基區被分割為多個區域，上述源區與上述主基區的上述多個區域對應地被分割配置， 上述周邊基區具有位于上述主基區與上述焊區下漏區之間的部分 和連接到上述主基區的上述多個區域的每一區域的一端的部分.
4. 如權利要求2、 3中任一項所述的半導體器件，其特征在于 上述周邊基區包括沿著相當于上迷上主面內的上述柵極焊區的正下方的區域的外周連續形成的環狀部分.
5. —種半導體器件，它是備有具有上主面及下主面的半導體襯底 的半導體器件，其特征在于上述半導體襯底備有被形成在上述上主面上且具有離開上述上主面越遠其電阻率越低的斜率的第l導電型的漏層；在上述漏層中有選擇地形成的比上迷漏層淺，并露出于上述上主面 的第2導電型的主基區；在上述漏層中有選擇地形成的比上述漏層淺，并露出于上述上主面 的、不與上述主基區連接的第2導電型的焊區下基區；以及在上述主基區中有選擇地形成的比上述主基區淺，并露出于上述上 主面的第1導電型的源區，上述半導體器件還備有被連接在上述主基區和上述源區上，但不連接在上述彈區下基區上 的第1主電極；在上述主基區內，隔著柵絕緣膜與被夾在上述漏層與上述源區之間 的區域即溝道區相對置的柵電極；在上述主平面內，隔著絕緣層與上述焊區下基區的露出面相對置，并被連接在上述柵電極上的導電性的柵極焊區；以及 被連接在上述下主面上的第2主電極.
6. —種半導體器件，它是備有具有上主面及下主面的半導體襯底 的半導體器件，其特征在于上述半導體襯底備有被形成在上述上主面上，且具有離開上述上主面越遠其電阻率越低 的斜率的第l導電型的漏層；在上述漏層中有選擇地形成的比上述漏層淺，并露出于上述上主面 的第2導電型的主基區；以及在上述主基區中有選擇地形成的比上述主基區淺，并露出于上述上 主面的第1導電型的源區，上述半導體器件還備有被連接在上述主基區和上述源區上的第l主電極；在上述主基區內，隔著柵絕緣膜與被夾在上述漏層與上述源區之間 的區域即溝道區相對置的柵電極；在上述上主面內，隔著絕緣層與作為上述漏層露出區域的焊區下漏 區相對置，并被連接在上述柵電極上的導電性的柵極焊區；以及被連接在上述下主面上的第2主電極.
7. —種半導體器件，它是備有具有上主面及下主面的半導體襯底 的半導體器件，其特征在于上述半導體襯底備有被形成在上述上主面上，具有離開上述上主面越遠其電阻率越低的 斜率的笫l導電型的漏層；在上述漏層中有選擇地形成的比上述漏層淺，并露出于上述上主面 的第2導電型的主基區；在上述漏層中有選擇地形成的比上述漏層淺，并露出于上述上主面 的、不與上述主基區連接的第2導電型的焊區下基區；在上述主基區中有選擇地形成的比上述主基區淺，并露出于上述上 主面的第l導電型的源區；以及在上述漏層中有選擇地形成的比上述漏層淺，并露出于上述上主 面，位于上述主基區與上述焊區下基區之間，在內部不設笫1導電型的半導體區域也不與上述焊區下基區連接的笫2導電型的周邊基區，上述半導體器件還備有被連接在上述主基區、上述源區和上述周邊基區上，但不連接在上述焊區下基區上的第1主電極；在上述主基區內，隔著柵絕緣膜與被夾在上述漏層與上述源區之間的區域即溝道區相對置的柵電極；在上述上主面內，隔著絕緣層與上述焊區下基區的露出面相對置， 并被連接在上述柵電極上的導電性的柵極焊區；以及被連接在上述下主面上的第2主電極.
8. 如權利要求2、 3、 7中所述的半導體器件，其特征在于 還備有在比上述柵極焊區更接近上述上主面的位置處與上述上主面相對置地被埋設在上述絕緣層中的導電層， 上述導電層延伸到上述周邊基區的上方.
9. 一種半導體器件，它是備有具有上主面及下主面的半導體襯底 的半導體器件，其特征在于上述半導體襯底備有被形成在上述上主面上的笫1導電型的漏層；在上述漏層中有選擇地形成的比上述漏層淺，并露出于上述上主面 的第2導電型的主基區；以及在上述主基區中有選擇地形成的比上述主基區淺，并露出于上述上 主面的第1導電型的源區，上述半導體器件還備有被連接在上述主基區和上述源區上的第l主電極；在上述主基區內，隔著柵絕緣膜與被夾在上述漏層與上述源區之間 的區域即溝道區相對置的柵電極；在上述上主面內，隔著絕緣層與作為上述漏層露出區域的焊區下漏 區相對置，并被連接在上述柵電極上的導電性的柵極焊區；在比上述柵極焊區更接近上述上主面的位置處與上述上主面相對 置地被埋設在上述絕緣層中，被連接在上述柵極焊區上的導電層；以 及被連接在上述下主面上的第2主電極.
全文摘要
本發明的課題涉及一種半導體器件，其目的是在不使導通電阻增大的前提下提高di/dt容量及dV/dt容量。并且，為了實現上述目的，在半導體襯底(1)的上主面內，設在柵極焊區(12)正下方區域的焊區下基區(5)不與源電極(11)連接，也不與被連接在源電極(11)上的主基區(4)連接。即，焊區下基區(5)被置于浮置狀態。
文檔編號H01L29/423GK101488500SQ20091000667
公開日2009年7月22日 申請日期2001年4月4日 優先權日2001年4月4日
發明者久本好明, 幡手一成 申請人:三菱電機株式會社