雙晶體管浮體動態存儲單元的制作方法

專利名稱：雙晶體管浮體動態存儲單元的制作方法
雙晶體管浮體動態存儲單元相關申請的交叉引用本申請要求于2007年10月1日提交的美國臨時申請序列號60/976，691的利益， 并且要求于2007年12月31日提交的美國臨時申請序列號61/017，941的利益，其二者的 全部內容在此通過參考被并入，其中包括任何附圖、表格或圖表。
背景技術：
傳統的動態隨機存取存儲器(DRAM)單元使用堆疊電容器或深槽電容器以用于存 儲，這會隨著存儲技術的擴展[1]而導致不容許的處理復雜度。因此，將絕緣體上硅(S0I) 金屬氧化物半導體場效應晶體管(M0SFET)的浮體用作存儲元件的“無電容”單晶體管(1T) DRAM單元的研究和發展已經增強[2]-[9]，主要是用于互補金屬氧化物半導體(CMOS)嵌入 式存儲器應用[10]。在這類1T浮體單元(FBC)中，對M0SFET體進行充電和放電定義了存 儲器狀態，并且存儲的數據經由對應于閾值電壓變化(AVt)的溝道電流(AIds)中的差值 或信號余量來感知，所述閾值電壓變化由對體進行充電/放電產生，即由變化的體源接合 點電壓(VBS)產生[11]。始于部分耗盡(PD)的SOI M0SFET[2]的廣泛的FBC研究最近集 中在全耗盡(FD)器件以避免體相摻雜問題[4]以及使得FBC更容易隨CMOS可縮放，所述 全耗盡器件包括平面的 FD/S0I M0SFET [3]、[8]、[9]和 FD 雙柵(DG) FinFET [4]、[5]、[7]。 FD器件需要襯底或背柵偏置以創建仿真PD體的累積層，并且實現有效電荷存儲和數據感 測[11]。雖然FinFET CMOS技術可能使得IT FBC能夠等比縮放到小于lOnm的柵長(Lg) [12]，但是還存在其它問題，即趨向于抑制使用FinFET技術的IT FBC的主流適應性。特別 地，使用FinFET技術的IT FBC依賴于對存儲數據的電流感測，這可能由于其更復雜的讀出 放大器和增加的功率消耗而較之傳統的電壓感測來說是更不希望的。使用FinFET技術的 IT FBC需要顯著的偏置誘導累積，這可能復雜化單元/芯片設計，破壞可靠性，并且犧牲布 局面積。另外，因為可得到的AVt基本上受到限制，所以需要若干平行鰭來增加器件有效 寬度和電流以得到可接受的A IDS，從而嚴重地破壞了實際上能達到的存儲密度。例如，在 S Nagoda ^Ail^"Retentioncharacteristics of zero-capacitor RAM(Z-RAM) cell based on FinFET andtri-gate devices” 中，以-30V 偏壓的 SOI 襯底來獲得所需 的累積，10鰭片從Lg= lOOnm的復合N溝道雙柵(DG) FinFET獲得低于10 y A的電流容限 (margin)。因此，在本技術領域中存在對可擴展存儲器的需要。

發明內容
本發明的實施例涉及存儲器。本發明的實施例提供了一種可以嵌入CMOS集成邏 輯電路中的DRAM。提供了一種雙晶體管存儲器單元的實施例，其與當前的單晶體管存儲單 元相比可以得到改善的可擴展性和性能。根據本發明，兩個晶體管中的一個起復合浮體/ 柵極的作用。
根據本發明的實施例，提供了一種使用雙晶體管存儲器單元的存儲器，其中，第一 晶體管的體被耦合到第二晶體管的柵極。一字線和兩條位線被用于兩個晶體管的操縱。 在一個實施例中，第一和第二晶體管的源極被耦合到地，第一晶體管的漏極被耦合到第一 位線，第二晶體管的漏極被耦合到第二位線。在另一個實施例中，通過使用柵致漏極泄漏 (GIDL)電流(浮體/柵單元(FBGC))，第一晶體管的源極和漏極被耦合到第一位線，第二晶 體管的漏極被耦合到第二位線，而第二晶體管的源極被耦合到地。在又一個實施例中，提供 了一種改進的FBGC，其中，第一晶體管的源極區域以高濃度被摻入與第一晶體管的體相同 導電類型的雜質。具有這類摻入雜質的源極區域能促進將第一晶體管結構的體耦合到第二 晶體管的柵極。第一位線可以只被耦合到第一晶體管結構的漏極。為了操作，寫/擦功能涉及對第一晶體管充電和放電，并且讀功能涉及讀取第二 晶體管。在一個實施例中，讀取第二晶體管可以使用電流感測經由第二位線實現。在另一 個實施例中，讀取可以使用電壓感測來實現。本發明的實施例可應用于任何絕緣體上硅(S0I)技術。在一個具體實施例中，可 以使用倒T FET(ITFET)技術，其中，用重摻雜的平面SOI層形成第一晶體管的體和第二晶 體管的柵極之間的連接。本發明的實施例還可以應用于體硅技術。其他的實施例可以結合 堆疊結構。對結合堆疊結構的實施例來說，可以用多晶硅制造第一晶體管并且將其堆疊在 第二晶體管之上。


圖1示出了根據本發明的實施例的動態存儲器陣列的示意圖。圖2示出了根據本發明的實施例的存儲器單元的截面布局圖。圖3示出了根據本發明的實施例的具有堆疊結構的存儲器單元的透視圖。圖4示出了使用UFDG/Spice3預測的，根據本發明的實施例的存儲器單元的瞬態 時序操作。圖5示出了使用Taurus通過二維混合模式模擬預測的，根據本發明的實施例的存 儲器單元的瞬態時序操作。圖6示出了根據本發明的一個具體實施例的在DRAM陣列中結合FBGC結構的存儲 器單元的示意圖。圖7示出了使用Taurus通過二維混合模式數字模擬預測的，圖6中所示的實施例 的存儲器單元的瞬態時序操作。圖8示出了由UFDG/Spice3預測的，根據圖6中所示的實施例的存儲器單元的瞬 態時序存儲操作。圖9示出了由UFDG/Spice3預測的，根據圖6中所示的實施例的另一個存儲器單 元的瞬態時序存儲操作。圖10示出了表明使用UFDG/Spice3預測的，根據該本發明的實施例的存儲器單元 的最差情況的數據保留/干擾特性的圖表。圖11示出了表明使用UFDG/Spice3預測的，根據本發明的實施例的存儲器單元 (圖6中所示的FBGC)的電壓感測和電流感測的圖表。圖12示出了根據本發明的實施例的存儲器單元的概念布局。
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圖13示出了用于本發明實施例(圖12中所示的FBGC)的T1 (柵控二極管)和 T2 (標準擴散DG晶體管)的FinFET結構的截面TEM圖像。圖14示出了使用Taurus通過二維混合模式數字模擬預測的，圖12中所示的實施 例的瞬態時序存儲操作。圖15示出了根據本發明實施例的由具有p+“源極"(S = B)的雙柵nFinFET結 構形成的p+p-n+柵控二極管的電流-電壓特性(每兩次鰭高)的圖表，其中，Lg = 500nm， EOT nm，tSi 20 mn。體電流(ib)是 gidl 電流。圖16示出了根據本發明實施例的體上的gidl電流或結電壓的關系曲線圖。圖17示出了根據本發明實施例的雙柵nFinFET的測量的電流-電壓特性(每兩
次鰭高)的圖表，其中，Lg = I20nm，EOT ^1.3 nm,tSi 字 20nm。圖18示出了根據本發明實施例的改進的FBGC(圖12中所示)的示意圖。
圖19示出了根據本發明的實施例(圖18中所示的改進的FBGC示意圖)的存儲 器單元的對于'1'和'0'的測量的瞬態時序寫/保持/讀操作。圖20示出了根據本發明的實施例(圖18中所示的改進的FBGC示意圖)的存儲 器單元的對于'1'和'0'的測量的瞬態時序寫/保持/讀操作。圖21示出了(a)圖6的FBGC中T1的漏極電流-柵極電壓特性的圖表，T2沒有 接到B1，以改變V^掃描時間，和(b)體中相應的空穴密度分布的圖表。
具體實施例方式
本發明的實施例涉及存儲器。主題技術的實施例提供了一種用于DRAM應用的雙 晶體管浮體單元。一個實施例可以涉及包括第一晶體管(T1)和第二晶體管(T2)的存儲器 單元，其中，T1的體(B1)被連接到T2的柵極(G2)。在操作中，寫/擦操作涉及對T1充電 /放電，而讀操作涉及讀取T2。可以使用三條信號線字線、第一位線和第二位線。在一個 實施例中，一條位線連接DRAM陣列的一列中的T1晶體管的所有漏極節點以用于對單元進 行編程，而第二位線連接該列中的T2晶體管的所有漏極節點以用于感測數據。T1的柵極接 到字線。在一個實施例中，t1的源極和t2的源極接地。這個實施例可以被稱為雙晶體管 浮體單元(2T-FBC)。在另一個實施例中，T1的源極接T1的漏極，而T2的源極接地。這個 實施例可以被稱為使用柵致漏極泄漏電流的浮體/柵單元(FBGC)。在又一個實施例中，T1 的源極區域可以被制造成與T1的體相同的導電類型，而T2的源極接地。這個實施例可以 被稱為修改的FBGC，其中，修改的源極區域促進將T1的體接到T2的柵極。本發明的實施例 可被應用于任何S0I技術。另外，本發明的某些實施例可應用于體硅技術。盡管本發明的 優選實施例使用N型晶體管結構(比如nFinFET)，然而本發明的實施例也可以使用P型晶 體管結構，只不過可能需要較大的單元面積。I. 2T-FBC2T-FBC相對于IT FBC的操作來說提供了一個改進。特別地，構成1T-FBC操作基礎 的vt變化一般比通過體充電/放電來驅動的VBS的變化( 0. 7V)少得多AVt = -rAVBS， 體因子r 0. 3。如先前所提及，這意味著需要寬大的器件和大布局面積以用于足夠的
7AIds。第二，體電荷存儲的常用“勢阱”描述是誤導性的。rac不真的是“無電容的”，它實 際上會有多于一個的本征電容(CBi)以支持電荷(nMOSFET中的Qp)存儲。浮體節點方程被 給出如下 其中，CBi表示體與晶體管其他端點的電容耦合，i = S，D，Gf，Gb ;Qp是體中的多數 空穴電荷，而和IK是空穴生成(或注入)和復合(或抽出)電流。第三，如上所述，電壓 感測不是對IT FBC的選擇。因此，可以使用根據該本發明的實施例的2T FBC。圖1示出了一個基于2T FBC的 實施例的存儲器陣列(T1和T2被圍在虛線正方形中)。參見圖1，存儲器陣列的單元結合 晶體管T1和T2，T1的體(B1)連接到，或者說驅動T2的柵極(G2)。B1表示被接到T2的柵 極的T1的浮體存儲節點。因此，方程式⑴中的由此被T2的柵電容增大。2T構思是 一般性的，意指它可應用于任何S0I技術。另外，2T-FBC還可以在體硅上制造。例如，T1可 以是一個多晶硅器件。在一個實施例中，可以使用FinFET技術，因為FinFET當前提供了很大的可縮放 性。在一個具體實施例中，可以通過基于雙柵(DG)FinFET的ITFET技術制造2T單元結構， 而沒有由于B1-G2接觸帶來的面積懲罰。圖2示出了通過ITFET技術制造的2T (N溝道) FBC的截面布局圖。參見圖2，一個平面的p+摻雜的S0I層可以被用來做出兩個N溝道DG FinFET的B1-G2連接。為了改善可縮放性，可以無摻雜地形成FinFET體。在激活期間， S0I層中的P型摻雜劑的側向擴散可以有效地對T1鰭的基座進行摻雜，從而抑制了其中的 源-漏泄漏電流。無摻雜的FinFET可以用近中間能隙(中間能隙)的金屬柵形成，柵極 堆疊中的P+而非n+的多晶硅實現B1-G2連接。近中間能隙金屬例如可以包括TiN。對于
一個單位的單元面積估計是l3. 75F2,這意
味著每容限的潛在面積比1T對應FBC少得多。針對2T FBC布局的其他實施例例如可以包括堆疊式晶體管結構，其中，一個晶體 管堆疊在另一個晶體管上。這些結構可以在S0I或體硅上提供。這類堆疊結構的一個實施 例可以在圖3中見到。在圖3中，第一晶體管結構包括柵極GATE、第一源極S1和第一漏極 D1 ；而第二晶體管結構包括第二源極S2和第二漏極D2。第二晶體管結構的柵極被提供在 第一晶體管結構的體的下面，以作為雙S0I或多晶硅器件。可以根據本發明使用晶體管結 構之間的其他物理關系。與IT FBC中一樣，2T FBC的寫/擦操作可以通過對T1的浮體進行充電/放電來 實現。但是，存儲數據經由T2讀取，AVes2= AVbs> I A Vt I，這直接意味著對于相同的電 流信號容限來說大約有2x(l/2r)的密度增加。即使當晶體管被設計成比如具有DG FinFET 的FD的時候也不需要襯底偏置。然而，使用了兩條位線(每一串)第一位線(BL1)連接 DRAM陣列一列中的T1晶體管的所有漏極節點以用于對單元進行編程，而第二位線(BL2)連 接該列中的T2晶體管的所有漏極節點以用于感測數據。T1的柵極被接到字線(WL)。存儲數據實質上通過用T2放大T1的VBS來讀取。因此，如IT FBC單元中一樣， 可以經由T2中的誘導出的漏電流變化用一個電流感測放大器來感測數據，但是由于AVbs> I AVt而具有好得多的信號容限。然而，類似于傳統的DRAM技術中使用的感測，可以優 選使用在T2(BL2)的(預充電)漏極節點處的電壓感測。在這種情況下，2T-FBC單元被設 計成，使得將通過分別在'0'和'1'狀態中對T1體的充電/放電而打開和關閉T2。請 注意，因為T2反相，存儲的'0'和'1'分別對應T1體正在被充電和放電。對于電壓感 測，涉及兩個FinFET的實施例可以分別只用一個鰭片來設計，意味著比具有多個鰭片的基 于FinFET的IT FBC的布局面積小得多。通過使用“UFDGUser，s Guide (Ver. 3. 7). J. G. Fossum, University ofFlorida, Gainesville, FL(2007)，，中所述的基于處理/物理學的緊湊模型UFDG，基于FinFET的2T FBC的實施例的基本操作在Spice 3中被模擬，其中的內容通過參考被全面合并。UFDG中 的充電模型物理上鏈接到溝道-電流模型。它解釋了所以重要的交互電容，這保證了電荷 守恒，并且很適合動態FBC模擬。UFDG中的IK和“模型也是物理的，包括碰撞電離電流 (IGi)和柵致漏極泄漏電流(GIDL)電流。請注意，2T FBC的T1體(1)的右手邊上的主導充 電電流通過T2的柵電容Ce2(dVBlA;2/dt)來定義，其中，Ce2 —般是依賴于Ves2的。圖4示出 了結合了高度為56nm的單鰭晶體管的基于28nm的DG nFinFET的2T FBC的UFDG/Spice3 預測的瞬態時序操作。碰撞電離電流被用于對B1充電，柵電流和寄生電容被忽略。對于讀 操作，BL2被預充電到1. 0V ；有效的位線電容被假定為20fF，這大略地對應所提及技術中的 512位線。模擬為T1和T2假設了單鰭Lg = 28nm的DGnFinFET(其中無摻雜的鰭片體的寬 度和高度分別為14nm和56nm)，中間能隙金屬柵，以及lnm(EOT)的柵氧化層。柵極隧道電 流和寄生電容被忽略以便進行這個預備示范。該模擬還假設一個理想的B1-G2連接，并且 T2的體像B1 —樣浮動。圖4中示出了 UFDG/Spice3預測的對于B1充電Iei的操作[艮口， 寫'0'(對T1體充電)，保持數據/對BL2預充電，讀取'0'，保持數據，寫'1'(對 T1體放電)，保持數據/對BL2預充電，以及讀'1']。如圖所示，假設了合理的10ns的 讀/寫時間，其中包括Ins的脈沖上升/下降時間。如圖所示，UFDG模型預測了 B1/G2電壓 (即T1的VBS)隨柵極(WL)和漏極(BL1)偏置而變化的期待趨勢。根據讀'0'和讀'1' 操作之間的B1/G2電壓之差所指示，一個典型SO. 8V的程序窗口(或VBS信號容限)被預 測。請注意，需要用于讀操作的適當的WL脈沖(在此到0. IV)將B1/G2電壓移動到足 夠超過或低于T2的Vt的電平以用于分別存儲'0'或'1'，而前者需要足夠的
儲。這個操作被預測的T2的瞬態漏極(BL2)電壓確認，其需要在讀之前預充電(在此充電 至1.0V)。實際上，有了充電的T1體(存儲'0')，隨著VB1A;2打開T2，BL2很快地下降到 0V;這對應讀'0'。有了被放電的T1體(存儲'1')，隨著VB1A;2很好地保持在Vt以下， BL2保持在它的預充電值(1.0V)；這對應讀'1'。‘ 0'和'1'的有效讀取用合理的WL 和BL1電壓脈沖來證明。—個用Taurus對2T-FBC結構進行的數字混合模式模擬被執行，以便提供關于假 設的理想B1-G2連接和使用T1的浮體對T2的柵極進行有效驅動的確證。圖5示出了一個 用Taurus進行二維混合模式模擬來預測的，類似于圖4模擬的2T FBC的瞬態時序操作。假 設的代表性單元結構在(b)的小圖中被示出，其具有28nm的單柵FD/S0I nMOSFET，其中，數 據存儲通過T1的VBS所驅動的T2中的瞬態電流反映。用于該簡化模擬的T1的柵極(WL) 和漏極(BL1)的瞬態脈沖，以及固定在0. IV的T2漏極(BL2)電壓在(a)中示出。讀'1'和讀'0'操作示出了預測的信號容限，
。為了提供一個二維模擬， 用兩個28nm的單柵無摻雜FD/SOInMOSFET定義了一個域，由如圖5的小圖中所示的p+多 晶硅TiN(具有中間能隙功函數)連接來鏈接。此外，為了簡化混合模式模擬，T2的VDS被 設定為0. IV，并且它的T2的電流(IDS2)被監視以檢查該單元的功能。盡管簡化了假設的2T 結構，然而圖5中所示的對T1充電的IM的模擬結果的確如UFDG/Spice3所預測的確證了 2T FBC的一般操作。實際上，結果證明了具有ns等級的寫/讀處理的單元的基本操作，示 出了 T1的浮動B1能夠有效地驅動T2的G2并且得到顯著的信號容限。即使由于意外的有 限讀取'1'電流破壞了一些，通過預測的IDS2(t)反映的單元容限實質上也大于1T對應部 分的單元容限。這個電流起因于寫'1'(放電)處理期間T1的正向偏置B-D接合點上存 儲的相當數量的Qp，這在相反模式中將用T1通過實質性的來支持。如在"Retention characteristics of zero-capacitor RAM(Z-RAM) cellbased on FinFET and tri-gate devices,"by Nagoga et al. ,Proc. IEEEInternat. SOI Conf., pp. 203-204, Oct. 2005 禾口 "Floating body cell withindependently-controlled double gates for high density memory,"by Ban etal. ,IEDM Tech. Dig. ,pp. 573-576,Dec. 2006 中對于基于FinFET的FBC所說明，對于2T FBC的實施例來說，受BL1和WL干擾影響的數 據保持至少能夠與1T單元相比。此外，根據本發明的2T-FBC陣列的實施例對電壓感測而 不是電流感測的有效使用能夠得到更好的保持。11.FBGC如上所述，2T FBC比IT FBC為優化性能提供了多得多的設計靈活性。而且，使用 柵致漏極泄漏(GIDL)電流(浮體/柵單元(FBGC))的補充實施例也能夠在存儲器應用中 被使用。通過將GIDL電流而非碰撞電離電流用于充電能夠顯著地減少體充電功率，但是 體放電功率仍然保持較高。對于放電，在體_漏極接合點上通過VDS < 0和> Vt建立了 一個正向偏置，并且由此在反相模式中流過高溝道電流[11]。如圖6中所示，FBGC的關鍵 特征是被接到源極的T1的漏極(BL1)。如同2T-FBC的情況一樣，能夠通過在S0I或體硅 上使用N溝道或P溝道晶體管來提供FBGC。圖6示出了 DRAM陣列中的一個FBGC結構的 實施例。T2的柵極由T1的體來驅動。T1的源極和漏極被接在一起，從而有效地消除了 T1 溝道電流并且在T2上作用了一個浮體/柵極。這個具有在T2上作用浮體柵極的T1的2T 配置能夠消除T1溝道電流，并且由此消除了當T1的體被放電時的過度功率損耗。此外，由 于GIDL電流充電，由于參考圖5指出的IM而產生的破壞的信號容限也能夠被有效地消除。 根據實施例，T1能夠被設計用于GIDL電流，即具有顯著的柵極-源極/漏極重疊并且Leff < Lg，無須多慮短溝道的影響，因為它沒有參與到讀操作。這對于使用GIDL電流充電的1T FBC來說不成立，其較短的Leff將會限制Lg可縮放性。通過2T結構使得FBGC成為可能的，其中，與靈活性較小的IT FBC相反，寫和讀數 據經由兩個單獨的位線來執行。由于具有仍然充當字線的T1的柵極，4端點的2T FBGC還 提供了更多的設計靈活性以用于優化綜合性能。2T FBGC的操作能夠通過使用Taurus的數字模擬被核實和證明。所使用的二維 結構域類似于圖5中的結構域，具有28nm的FD/S0I晶體管。圖7中示出了用T2電流來 感測數據的時序存儲操作的預測結果，包括浮動-B1/G2電壓瞬態(即T1的VBS(t))。特 別地，圖7示出了根據圖6中所述實施例的FBGC的瞬態時序存儲操作，其由使用Taurus的二維混合模式數字模擬預測，并且具有類似于圖5的結構域，具有28nm的FD S0I晶體 管。(a)中使出了用于GIDL電流充電而施加的WL和BL1電壓脈沖，以及預測的浮動-B1/ G2電壓瞬態和設定為0. 2V的BL2電壓(VDS2)。(b)中的T2電流反映了基本的存儲操作， 示出了大約為SOyA/ym的電流容限。(b)中的T1電流反映了在B1放電(寫'1')以 及充電(寫'0')期間的可忽略的功率損耗。結果確認了基于T1的GIDL電流充電的 FBGC單元的基本操作，示出了一個顯著的信號容限，其大約2. 5x高于在“A capacitorless lT-DRAMtechnology using gate-induced drain-leakage (GIDL)current forlow-power and high-embedded memory," by E.Yoshida and T.Tanaka, IEEE Trans.Electron Devices, vol. 53，pp. 692-697，Apr. 2006中描述的，具有同樣的漏極偏置的IT FBC對應部 分中所實現的信號容限。參見圖7，能夠看出由T1中的瞬態電流反映的可忽略的寫功率 損耗沒有任何溝道電流。B1放電電流大約低于IT FBC中的典型數字的4倍數量級。表1 中示出了 FBGC 的充電 / 放電電流比較與“A capacitor-less IT-DRAM cell, "byOkhonin et al.，IEEE Electron Device Lett.，vol. 23，pp. 85—87，Feb. 2002 (參考[2])禾口 “A capacitorless IT—DRAM technology using gate-induceddrain-leakage(GIDL)current for low-power and high-embeddedmemory，，(Apr. 2006)(參考[6])中描述的 IT FBC 的關 系。這使得表1清楚地反映了 FBGC在功率消耗方面的優越性。表 1 經由GIDL電流的寫'0' (B1充電)處理通過對浮動B1-G2連接中的空穴的快速 的，非準靜態的(NQS)再分配而實現，這在T1中快速建立了柵極控制能帶_能帶電子隧道 到漏極/源極所需的累積條件。這類NQS影響之前沒有被確認，其存在于任何使用GIDL的 FBC中。這指的是快速瞬態GIDL充電電流不同于DC GIDL電流。圖21示出了輔助的數字 模擬結果。參見圖21，圖6的FBGC中預測的T1的漏電流-柵壓特性(T2沒有接B1)被示 出，用于改變Ves掃描時間，還示出體中對應的空穴密度分配。NQS影響得到反映，顯示了快 速瞬態GIDL電流流過，但是它小于DC GIDL電流。因此，它對于FBC設計來說，例如對于定 義決定性的WL和BL電壓脈沖來說不是一個可靠的量度。2T FBGC也能夠經由BL2電壓實現數據感測，為此VBlA;2 (t)將能夠經由T2的Vt擺 動，并且B1中的存儲電荷會足夠高以映射T2中的足夠的反型電荷。后一需求依賴提到的 NQS效果，其實現了 T1的氧化物電容以及T2的柵電容以增大T1的體中的⑴的C^Spicd 中使用UFDG的模擬被提供以便用逼真的FinFET來證明這個操作，以及用合理的計算效率 來檢查數據保留/干擾特性。在所述模擬中，盡管UFDG是一個準靜態模型，然而在GIDL電 流模型中已經說明了 NQS效果。該模擬假設了具有中間能隙柵極的無摻雜的28nm的單鰭 DG nFinFET (或ITFET)。在T2中非常重要的，為了避免重要的柵極隧道電流以及減少寄生的柵極_源極/漏電容，假設了一個實用的2nm的柵氧化層；鰭片寬度被設定成14nm以便 SCE控制。在T1中假設了一個1. 5nm的G-S/D重疊以用于合理的GIDL電流，并且T2中的 一個3nm的欠重疊被用來進一步減少寄生(邊緣)電容。這類2T-FBGC設計可行的例如使 用之前提及的ITFET結構。預測的操作在圖8中被示出。圖8示出了 UFDG/Spice3預測的 2T FBGC的瞬態時序存儲操作，2T FBGC被設計有無摻雜的28nm DG單鰭的nFinFET，其高度 和寬度分別為56nm和14nm，以及2nm的柵氧化層；T2被設計有3nm的G-S/D欠重疊，而T1 具有1.5nm的重疊以便實現GIDL電流充電。示出了施加的WL和BL1電壓脈沖，以及預測 的浮動B1/G2和BL2電壓瞬態；BL2電容被假定為20fF。WL和BL1電壓脈沖振幅在下表2 中給出。經由BL2，具有0.5V的預充電的電壓感測示出了具有快速(< 10ns)寫/讀時間 的穩固信號容限。表2 上表2中給出了近似最佳的WL和BL1電壓脈沖。主要是因為升級的T2設計，此處 的操作比圖7中所示的操作更有效率。請注意，由于BL2被預充電到0. 5V，將到0V或0. 5V 的快速的BL2電壓瞬態在這種情況下如實地直接反映了存儲的數據。這個穩固的電壓信號 容限意味著較高的FBGC存儲密度，因為在1T單元中通常必須使用寬大的(例如，多鰭片) 器件以用于足夠的電流容限。為了證明提到的T2設計升級的好處，FBGC操作被再次模擬，不過T2與T1相同。 在這種情況下，具有G-S/D重疊的T2具有高得多的寄生電容，包括增加G-S/D邊緣電容以 及增加的疊加電容。UFDG/Spice3預測的B1/G2和BL2電壓瞬態在圖9中與圖8中的那些 相對比。圖9示出了 UFDG/Spice3預測的圖8的2T FBGC的瞬態時序存儲操作，不過T2與 T1相同，G-S/D重疊。盡管T2的增加的寄生電容現在必須在寫'1處理期間被充電，然而其中存儲占 優勢的AQP&T1較大的氧化物電容仍然控制VB1A;2充電(寫'0')瞬態。然而，隨后的 讀'0功效明顯地遭到破壞。由于T2增加的寄生電容，WL脈沖不將VB1/e2往上帶得同樣多 或同樣快，從而預示了更慢的讀時間和更短的保留時間(以及用于電流感測的減少容限)。取決于T1中的GIDL和IK電流的2T FBGC的數據保持/干擾特性由于無摻雜的 體而優于對應IT FBC的數據保留/干擾特性，并且能夠通過由2T結構實現的設計優化而 得到改善。此外，當GIDL電流被用于充電時，T1的柵電容增大了方程式(1)中的，這會 增加存儲的'0'充電并且延長保持時間。對于圖8的FBGC，由最差情況引起的讀VBlA;2(t) 的UFDG/Spice3預測，長期WL和BL1干擾在圖10中被示出。特別地，圖10示出了圖8中 的2T FBGC的最差情況的數據保留/干擾特性，其在冗長的數據(‘0'和'1')保持受 連續的WL和BL1干擾的影響之后由讀-B1/G2電壓的UFDG/Spice3反映。如表2中所給出， WL和BL1干擾是那些破壞數據存儲的因素。T2閾值電壓被疊加以指示保持時間。破壞保
12持'1' (B1被放電)干擾導致B1的GIDL電流充電，而破壞保持'0' (B1被充電)干擾 導致B1的漏極/源極-接合點IR放電。保持時間由相對于T2的Vt的VBlA;2(t)暗示，其 在該附圖中被指出。這個Vt可以適合于優化數據保持時間和讀/寫性能之間的權衡。圖 11示出了在圖10中的冗長的'0' (B1被充電)保持受連續的BL1干擾(-0.9V)影響之 后的UFDG/Spice3預測的圖8中的2T FBGC的讀電壓和T2讀電流(施加的VDS2 = 0. 2V)。 請注意，通過電壓感測得到了一個長得多的最差情況保持時間( 1ms)。為了直接例示保持時間，圖11示出了感測的BL2電壓與對應BL1保持'0'干擾 的時間的關系；一個 1ms的最差情況的保持時間被預測，比〃 Acapacitorless 1T-DRAM technology using gate-induced drain-leakage (GIDL)current for low-power and high-embedded memory (Apr. 2006)中描述的100ms更長。此外在圖11中，感測的T2電流 與時間的關系對應于相同的干擾被示出，給出了關于數據保持的理解以用于電壓與電流感 測比較。請注意，保持時間的顯著增加通過(單鰭片)電壓感測與電流感測的比較提供；后 一個時間大約短了一個數量級，這例證了為什么在這種情況下通常需要多鰭片器件。在FBGC中，一個晶體管(T1)的源極和漏極被一起接到BL1，意味著沒有源漏(例 如，溝道)電流。因為T1在FBGC中不起晶體管的作用，所以GIDL電流必須被用于體充電， 這可能是有利的。在一個具體實施例中，能夠簡化雙晶體管浮體動態存儲單元的制造工藝。 在一個用于制造FBGC的實施例中，其中T1的體(B1)被接到第二晶體管(T2)的柵極(G2)， 第一晶體管T1的源極區域能夠用與T1的體B1相同的導電類型的雜質以高濃度被摻雜。例 如，T1的源極區域會被做成p+而不是n+，從而創建將T1的P型體B1連接到T2的柵極G2 的直接路線而不需要額外的布局面積。這個概念上的布局在圖12中被示出。參見圖12，只有T1的漏極被接到BL1，而T1 的體會經過T1的源極區域被接到T2的柵極G2。在此，T1現在是一個柵控二極管。如附圖 中所示，P+"源極"實現了 T1體到T2M0SFET的柵極的容易的，直接的連接。因此，在任何 S0I技術中都能夠使用平面或準平面(例如，FinFET)器件(或在體硅中，T1在多晶硅中) 容易地處理該單元在使用p溝道晶體管的實施例中，T1的源極區域可以做成n+而不是p+，從而簡化 了將T1的N型體(B1)接到T2的柵極(G2)。此外，由于輔助的WL-B1電容耦合還能夠改善 單元性能。當然，這類改進將T1從晶體管改變成一個更簡單的器件。根據改進的FBGC的 實施例，T1的柵極和源極區域的對準不是關鍵性的，這也用來簡化制造。根據改進的FBGC實施例，T1中由字線(WL = G1)和編程位線(BL1 = D1)控制的 GIDL或BBT電流可以被用來對浮體/柵極(B1/G2)充電(寫'1')。由BL1和B1/G2電 壓(VB1/G2)定義的二極管上的正向偏置可以被用來對B1/G2放電(寫'0')。對于讀位 線(BL2)上的電流感測，BL2電壓可以較高以用于增加的容限，不同于在1T單元中受讀干 擾的影響。除了簡化FBGC的制造之外，p+“源極"經由邊緣/重疊G1-" S1"電容而增強 了瞬態G1-B1耦合。在一個實施例中，可以使用nFinFET來制造改進的FBCG，其中，T1的源極區域被做 成P+而不是n+，并且T2的柵極經過T1的p+區域被接到T1的體。改進的FBGC的操作能夠通過使用Taurus的數字模擬被核實和證明。用于(混 合模式)模擬的二維結構域類似于圖12中示出的二維結構域，具有28nm柵長法拉FD/S0InMOSFET結構(t。x = 2nm, tSi = 14nm, tbox = 50nm)并且T1是柵控二極管。薄體被認為是無 摻雜的，柵極是錫(中間能隙工作功能)，并且P+" S1"被直接接G2。假設的高斯源極/漏 極橫向的摻雜剖視圖定義了兩個器件中的2nm的G-S/D重疊；T2閾值電壓Vt)大約為0. 2V。 對于瞬態時序存儲操作的預測結果在圖14中被示出，包括浮動B1/G2電壓瞬態。對于GIDL 充電，施加的WL和BL1電壓脈沖在圖14(a)中被示出，還連同示出了預測的浮動B1/G2電壓 瞬態。圖14(b)中的T2電流反映了基本的存儲操作，示出了 220iiA/iim的電流容限。ns級 寫時間的結果證明了單元的基本操作，示出了 T1的浮體有效地驅動了 T2的柵極并且得到 顯著的信號容限。預測的T2電流容限(對于VBL2 = 0. 2，V是220iiA/iim)多于4x_大于 對圖5中所示的實施例的預測(參見圖7)，并且多于10x-大于對E. Yoshida和T. Tanaka所 著的〃 A capacitorless IT-DRAM technology usinggate-induced drain-leakage (GIDL) current for low-power andhigh-embedded memory “中描述的 1T-FBC 對應物的預測。邊 緣的顯著增加可以歸于上述增加的WL-B1電容耦合，在單元瞬變操作期間，這在本征柵電 容較小時是特別重要的。它對VB1/G2導致了一個較大的讀'1'-讀'0'邊緣，這可能 相對于T2的Vt被最佳地定位。從圖14對改進的FBGC和從圖7對原始FBGC的預測結果在表3中被對比。表 3 如提到的可能甚至更高的高邊緣暗示改進的FBGC的高有效密度(每范圍的邊 緣)。此外，不同于IT DRAM單元中，因為沒有T1溝道電流，所以預測的寫功率可忽略。根據一個實施，制造了改進的FBGC的一個例子。特別地，雙柵nFinFET和柵極鰭 片二極管在SEMATECH被制造出來。根據這個例子，該器件具有無摻雜的20nm的鰭片體，錫 柵極，和基于Hf的high-k電介質，EOT = 1. 3nm。用于兩個器件的gate-on-fin結構的TEM 橫截面在圖13中被示出。鰭片尺寸是20nm寬乘80nm高。小圖示出柵極堆疊的高分辨率 的TEM，示出了具有ALD錫金屬的縮放的基于Hf的電介質。FinFET柵長(Lg)是120nm，而 p+p-n+柵控二極管的柵長是500nm。圖15中示出了柵控二極管的測量的電流-電壓特性。 特別地，圖15示出了 GIDL電流，以及小得多(甚至有很長的Lg)的柵極隧道電流。圖16中 示出了體電壓上的IBBT的測量關系曲線，其可能對于最佳FBGC設計來說是重要的。圖17 中示出了 FinFET的測量的電流-電壓特性。圖16和17示出了差不多為0. 5V的高Vt(Lg 與 ‘‘Threshold voltage and bulk inversion effects in nonclassical CMOSdevices with undoped ultra-thin bodies, "by V. P. Trivedi, et al. , Solid-State Electron., vol. 51，p. 170，Jan. 2007所述的一樣長)。用來提供圖15-17的結果的測驗芯片不包含整 合的FBGC，所以使用通過在探針臺的柵控二極管的B1到FinFET的G2的硬布線而創建的原型來證明存儲功能。因此，圖18中示出了原型的示意圖。因此，由于雜散電容，示范是基 于緩慢的瞬態測量。圖19中示出了對于'1'和'0'的時序寫/保持/讀操作的測量結 果，其對應圖14。特別地，如圖18的示意圖中所示，圖19示出了對于根據該本發明的實施 例的存儲器單元的'1'和'0'的測量的瞬態時序寫/保持/讀操作。參見圖18，改進的 FBGC包括柵控二極管和FinFET(關于圖15-17所描述)。參見圖19，基于電壓的感測選擇(具有反相邏輯電路)經由V%2，被清楚地表現，高 RL= 100KQ。外部B1-G2導線的雜散電容構成異常緩慢的瞬態的基礎。T2漏極( BL2) 電壓瞬態指出具有由電源電壓設置的穩固容限的存儲數據。因為較長的保持時間和較低的 功率，以及更不復雜的感測電路，這類電壓感測可以成為改進的FBGC的優選選擇。圖20示 出了改進的FBGC原型的電流感測操作的測量結果。在此，由如上所述的2T單元所實現的， 一個較高的位線電壓被用于高容限。T2的FD體阻止任何讀導致的Vt漂移，例如，由 于碰撞電離電流充電所致。圖20中的結果示出了一個非常高的信號容限，340mA/mm，與很 高的Vt平齊。這是一個記錄電流容限，甚至比“New Generation of Z-RAM"by S. Okhonin, et. al.，IEDM Tech. Dig.，p. 925，Dec. 2007.中描述的基于 BJT 的 FBC 的電流容限更高。因此，提供了用于S0I和體硅上的嵌入式DRAM的2T浮體單元的實施例。某些具 體實施例的操作經由基于處理/物理學的器件/電路模擬被表明和驗證并且被數字模擬支 持。將一個晶體管(T1)的浮體用于直接驅動第二晶體管(T2)的柵極為信號容限提供了顯 著的改善，同時還提供了電壓感測。通過將GIDL電流用于T1體充電，基礎2T-FBC結構的 改進也被提供，其中，T1的源極和漏極被接在一起以形成編程位線(BL1)。事實上是浮體/ 柵單元的FBGC的實施例能夠有效地消除寫(T1充電和放電)的功率損耗，同時得到更好的 信號容限，經由電壓感測的較長的數據保持，和較高的存儲密度。FBGC的進一步改進將T1 的源極區域做成導電類型與T1的體相同的高度摻雜區域，因此在制造工藝中將T1的體接 到T2的柵極得到了簡化。FBGC和改進的FBGC的基于模擬的示范是基于無摻雜的納米級DGFinFET或 IGFET，其在一個實施例中能夠被縮放到Lg< lOnm。因此，用這類FET實現的FBGC DRAM的 實施例是類似地可縮放的，并且GIDL電流所需要的柵-源/漏重疊(Leff<Lg)所對于的多 得多的1T對應部分將限制其縮放性。縮放Lg將會減少2T單元的有效存儲電容，即增大用 于T1的方程式(1)的右邊的T1和T2的氧化物(氧化層)和柵電容。因此，盡管信號容限 不會被破壞，然而對于指定的T1充電時間，將存儲更少的AQp。在一個實施例中，器件縮放 將包括縮放tSi，其意味這將減少S/D接合點。和“。此外，因為由2T FBGC提供的設計靈 活性，GIDL電流會經由T1中的G-S/D重疊的最優設計而被控制，T2如此處所述地被最佳設 計。從而，FBGC數據保持時間能夠被支撐，并且新的存儲技術能夠與FinFET CMOS技術一 起被縮放。而且，關于改進的FBGC，納米級FBGC的未受干擾的數據保持時間被預測由于T1的 無摻雜體而非常長(> ls)，其暗示較長的載流子壽命。在WL和BL1干擾下的保持時間是關 鍵性因素；如之前描述的1T單元中一樣(不過由于p+”源極"而IR減半)，它們由T1中的 GIDL(IBBT)和復合(IR)電流定義。由于超薄型tSi以及由此的低IR，BL1干擾下的'1'保 持時間是足夠的。根據一個實施例，如圖16所暗示，有WL干擾的最差情況'0'保持時間能 夠通過經由保持狀態中的VB1/G2控制來限制IBBT而被延長。基于E. Yoshida和T. Tanaka的〃 A capacitorless lT-DRAMtechnology using gate-induced drain-leakage(GIDL) current for low-powerand high-embedded memory “中測量的時間，表 4 表達了圖 14 的 FBGC的這個保持時間。表 4 特別地，基于Yoshida和Tanaka的10 y s時間，具有相關NQS效果確認的圖14 測量以及B1/G2保持充電方程式，表4示出了對圖14的FBGC的最差情況'0'保持時間 (300K)的估計。請注意，CB1G2大約是1T單元對應物的2倍。盡管已經參考若干說明性的實施例描述了實施例，然而應當理解，所屬領域技術 人員可以設計出屬于本公開原理的精神和范圍的許多其他改進和實施例。更具體地，在說 明書、附圖和所附權利要求的范圍內，主題組合安排的部件和/或排列的不同的變化和改 進是可能的。除了部件和/或安排中的變化和改進之外，替換使用對于所屬領域技術人員 來說也是顯而易見的。參考文獻1. K. Kim, C. -G. Hwang, and J. G. Lee,"DRAM technology perspectivefor gigabit era, ”IEEE Trans. Electron Devices, vol. 45, pp. 598-608, Mar. 1998.2. S. 0khonin,M. Nagoga, J. M. Sallese, and P. Fazan, "A capacitor-lesslT-DRAM cell,，，IEEE Electron Device Lett.，vol. 23，pp. 85-87，Feb. 2002.3. R. Ranica,et al. ,"A capacitor-less DRAM cell on 75nm gate length,16nm thin fully depleted SOI device for high density embeddedmemories, " I EDM Tech. Dig.，pp. 277-280，Dec. 2004.4. E. Yoshida, T.Miyashita, and T. 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權利要求
一種存儲器，包括第一晶體管結構，包括第一體、第一柵極、第一源極和第一漏極；以及第二晶體管結構，包括第二體、第二柵極、第二源極以及第二漏極，其中，所述第一柵極被耦合到字線，所述第一體被耦合到所述第二柵極，所述第一漏極被耦合到第一位線，并且所述第二漏極被耦合到第二位線。
2.根據權利要求1所述的存儲器，其中，所述第一源極被耦合到所述第二源極；并且其 中，所述第一源極和所述第二源極被耦合到地線。
3.根據權利要求2所述的存儲器，其中，所述第一晶體管和所述第二晶體管被形成在 絕緣體上硅(SOI)襯底上；其中，數據用所述第一體來存儲；以及其中，所存儲的數據經由 所述第二晶體管讀取。
4.根據權利要求3所述的存儲器，其中，‘0'的寫操作對應于對所述第一體充 電，‘1'的寫操作對應于對所述第一體放電。
5.根據權利要求4所述的存儲器，其中，施加到所述字線的第一電勢和施加到所述第 一位線的第二電勢影響碰撞電離電流以控制對所述第一體的充電和放電。
6.根據權利要求4所述的存儲器，其中，經由所述第二晶體管讀取的所存儲數據用所 述第二位線來感測。
7.根據權利要求6所述的存儲器，其中，所存儲的數據經由所述第二晶體管中的誘導 的漏電流變化通過電流讀出放大器利用第二位線來感測。
8.根據權利要求6所述的存儲器，其中，所存儲的數據使用所述第二位線在所述第二 漏極被感測，其中，所述第二漏極被預充電；以及其中，所述第二晶體管由'0'狀態中的被充電的第一體打開，并且由在'Γ狀態中 的被放電的第一體關閉。
9.根據權利要求3所述的存儲器，其中，沒有向襯底施加偏置。
10.根據權利要求1所述的存儲器，其中，所述第一源極被耦合到所述第一漏極，使得 所述第一源極被耦合到所述第一位線；以及其中，所述第二源極被耦合到地線。
11.根據權利要求10所述的存儲器，其中，所述第一晶體管和所述第二晶體管形成在 絕緣體上硅(SOI)襯底上；其中，數據用所述第一體來存儲；以及其中，所存儲的數據經由所述第二晶體管讀取。
12.根據權利要求11所述的存儲器，其中，‘0'的寫操作對應于對所述第一體充 電，'1'的寫操作對應于對所述第一體放電，其中，充電和放電使用柵致漏極泄漏(GIDL) 電流。
13.根據權利要求1所述的存儲器，其中，所述第一晶體管是FinFET，所述第二晶體管 是 FinFET。
14.根據權利要求13所述的存儲器，其中，所述第一晶體管的FinFET和所述第二晶體 管的FinFET分別只具有一個鰭片。
15.根據權利要求13所述的存儲器，其中，所述第一體經過連接第一η溝道雙柵(DG) FinFET和第二 η溝道DG FinFET的平面ρ+摻雜絕緣體上硅層被耦合到所述第二柵極。其中，所述FinFET柵極包括近中間能隙金屬和ρ+多晶硅。
16.根據權利要求1所述的存儲器，其中，所述第一源極是用與第一體相同的導電類型 制造的第一源極區域。
17.根據權利要求16所述的存儲器，其中，所述第一體經過所述第一源極區域被耦合 到所述第二柵極。
18.根據權利要求17所述的存儲器，其中，所述第一源極區域被制成p+，所述第一體和 所述第二體是P型，而所述第一漏極、第二漏極和第二源極是η+。
19.根據權利要求17所述的存儲器，其中，所述第一源極區域被制成η+，所述第一體和 所述第二體是η型，而所述第一漏極、第二漏極和第二源極是ρ+。
20.根據權利要求17所述的存儲器，其中，所述第一晶體管形成柵控二極管，所述第 二晶體管包括M0SFET，其中，所述柵控二極管和所述MOSFET晶體管被形成在絕緣體上硅 (SOI)襯底上；其中，數據用所述第一體來存儲；以及其中，所存儲的數據經由所述第二晶體管讀取。
21.根據權利要求20所述的存儲器，其中，‘1'的寫操作對應于對所述第一體充 電，'0'的寫操作對應于對所述第一體放電，其中，充電和放電使用柵致漏極泄漏(GIDL) 電流。
22.根據權利要求1所述的存儲器，其中，所述第一晶體管和所述第二晶體管被形成在 體硅上。
23.一種用于控制存儲器的方法，包括分別在寫'0'操作或寫'Γ操作期間，向被耦合到第一晶體管的柵極的字線施加 電壓以在第一晶體管的體處存儲'0'或'1'值；以及經過耦合到第二晶體管的漏極的第二位線感測所存儲的'0'或'1'以用于讀操作，其中，向所述字線施加的所述電壓能夠將所述第一晶體管的體處的電壓移動到足夠高 于所述第二晶體管的閾值電壓的水平以存儲'0'，或者足夠低于所述閾值電壓的水平以 存儲'1'，所述第二晶體管所具有的柵極耦合到所述第一晶體管的體。
24.根據權利要求23所述的方法，還包括向耦合到所述第一晶體管的漏極的第一位線 施加電壓以用于執行所述寫'0'操作或所述寫'1'操作。
25.根據權利要求24所述的方法，其中，所述寫'0'操作包括使用碰撞電離電流對所 述第一晶體管的體充電；以及其中，所述寫'1'操作包括使用頻帶-頻帶電子注入對所述第一晶體管的體放電。
26.根據權利要求23所述的方法，還包括向耦合到所述第一晶體管的漏極和源極的第 一位線施加電壓以用于執行所述寫'0'操作或所述寫'1'操作。
27.根據權利要求26所述的方法，其中，所述寫'0'操作包括使用柵致漏極泄漏電流 對所述第一晶體管的體充電；以及其中，所述寫'1'操作包括使用頻帶-頻帶電子注入對所述第一晶體管的體放電。
28.根據權利要求23所述的方法，其中，所述讀操作包括使用電流感測放大器來感測所述第二晶體管中的致漏電流變化，其中，所述第一晶體管的體電壓(VBS)首先用所述第二晶體管被放大。
29.根據權利要求23所述的方法，其中，所述讀操作包括經過所述第二位線感測指示所述第二晶體管中的反型電荷的節點電壓，其中，所述第 一晶體管的體處的所述電壓提供所述第二晶體管中的反型電荷。
30.根據權利要求23所述的方法，其中，所述第一晶體管的源極區域被摻雜以具有與 所述第一晶體管的體相同的傳導性類型，使得所述第一晶體管的源極區域和漏極提供二極 管，所述方法還包括向耦合到所述第一晶體管的漏極和源極區域的第一位線施加電壓以用 于執行所述寫'0'操作或所述寫'1'操作。
31.根據權利要求30所述的方法，其中，所述寫'1'操作包括使用柵致漏極泄漏電流 對所述第一晶體管的體充電；以及其中，所述寫'0'操作包括使用所述二極管上的正向偏置對所述第一晶體管的體放H1^ ο
全文摘要
實施例涉及用于嵌入式DRAM應用的雙晶體管(2T)浮體單元(FBC)。其他實施例有關于浮體/柵單元(FBGC)，其除了更好的信號容限、較長的數據保持以及較高存儲密度之外還降低了功率損耗。
文檔編號H01L21/8242GK101889340SQ200880118629
公開日2010年11月17日 申請日期2008年10月1日 優先權日2007年10月1日
發明者J·G·福薩姆, L·馬修, M·賽德, V·P·特里維迪 申請人:佛羅里達大學研究基金公司