專利名稱：阻止晶體管柵極電極的預非晶化的制作方法
技術領域：
本發明系大致有關集成電路之形成，且尤系有關晶體管之形成。
背景技術：
集成電路的制造需要根據指定的電路布局而在特定的芯片面積上形成大量的電 路組件。一般而言，目前實施了復數種工藝技術，其中對于諸如微處理器及儲存芯片等復雜 的電路而言，互補金屬氧化物半導體(CMOS)技術在目前是其中一種最有前景的方法，這是 由于其在工作速度及(或)電力消耗及(或)成本效率上都有較佳的特性。在使用CMOS 技術制造復雜的集成電路期間，在包含結晶半導體層的襯底上形成數百萬個晶體管，亦即， N信道晶體管及P信道晶體管。M0S晶體管(不論所考慮的是N信道晶體管或P信道晶體 管)包含所謂的PN接面，而系由高濃度摻雜的漏極及源極區與被配置在該漏極區與該源極 區之間的反向摻雜通道區之間的界面形成PN接面。該通道區的導電系數(亦即，導電信道的驅動電流能力)受到在接近該通道區處 形成且被薄絕緣層分隔的柵極電極所控制。在形成導電通道之后，因將適當的控制電壓施 加到柵極電極而產生的該通道區之導電系數系取決于摻雜劑濃度、多數電荷載子的移動 率，且對于該通道區沿著晶體管寬度方向的特定延伸區而言，又系取決于也被稱為通道長 度的源極與漏極區間之距離。因此，結合在將該控制電壓施加到柵極電極時在該絕緣層之 下迅速地產生導電通道的能力，該通道區的整體導電系數實質上決定了 M0S晶體管的效 能。因此，由于通道長度的減小以及與其相關聯的通道電阻系數之減小，而使該通道長度成 為實現集成電路工作速度增加的首要設計準則。然而，晶體管尺寸的持續微縮牽涉到與該尺寸微縮相關聯的復數個問題，因而必 須解決這些問題，以便不會不當地抵消了因持續地減小M0S晶體管的通道長度而得到的效 益。在這方面的一個主要問題是針對新的裝置世代而開發增強的微影及蝕刻策略，以便 可靠地且可復制地產生諸如晶體管的柵極電極的具有關鍵尺寸的電路組件。此外，漏極及 源極區中需要沿著垂直方向及橫向方向的極復雜之摻雜劑分布，以便提供低的片電阻系數 及接觸電阻系數、以及所需的通道控制能力。此外，與柵極絕緣層有關的PN接面之垂直位 置也代表了考慮到漏電流控制時的關鍵性設計準則。因此，減少通道長度時，通常也需要減 少柵極絕緣層與通道區所形成的界面有關的漏極及源極區之深度，因而需要精密的注入技 術。根據其它的方法，在與柵極電極有一指定偏移之情形下形成被稱為高起的漏極及源極 區(raised drain andsource region)之磊晶生長區，以便提供該高起的漏極及源極區的 較大之導電系數，且同時相對于該柵極絕緣層維持淺PN接面。另一種方法是形成較深的源極/漏極區，該較深的源極/漏極區可以有可靠的硅 化，且因而形成了低電阻值的接觸，且同時提供了在較深的源極/漏極區與柵極間之淺源 極/漏極延伸區。通常系以離子注入技術得到摻雜劑分布。離子注入對制造現代集成電路是不可或 缺的。離子注入包含產生所需的離子束，并將這些離子束注入到襯底中，使得這些離子束被置于半導體表面正下方。目前，系將離子注入用來形成源極及漏極區、通道與源極/漏極 接點間之淺延伸接面、以及電主動的多晶硅柵極電極。離子注入之后通常有接續的退火步 驟，以便恢復離子在注入期間占用半導體晶格中之間質空間(interstitial space)時造成 的損傷。當晶體管裝置被微縮到100奈米以下時，高濃度摻雜的極淺接面對具有可接受的 短信道效能之大電流驅動能力是必要的。我們相信用來減少源極/漏極延伸接面的電阻 值之關鍵參數是摻雜劑擴散斜率，而不是摻雜劑的最大摻雜濃度。因此，獲得箱形分布的先 進工藝技術之開發似乎是一種維持較低的接面電阻值之有效方式。在以離子注入及快速熱退火工藝執行傳統的接面形成時，很難得到極陡峭 的超淺接面分布，這是因為在退火期間的注入誘發的點缺陷(point defect)與摻雜 劑原子間之相互作用可能顯著地擴大分布形狀，亦即，減少了該分布的斜率。在作為 得到低電阻值超淺箱形源極/漏極延伸接面的可能解決方案上，具有預非晶化注入 (Pre-Amorphizationlmplant ；簡稱PAI)之雷射熱退火已受到相當的注意。因為關鍵尺寸(亦即，晶體管的柵極長度)的持續尺寸微縮，所以需要改造且或許 要新開發與上述工藝步驟有關之極復雜的工藝技術，且已有人提議也增加通道區中之特定 通道長度的電荷載子移動率，而增強晶體管組件的信道導電系數，因而提供了進展到未來 的技術節點才能達到的效能提升之可能性，且同時避免或至少延遲了與裝置尺寸微縮相關 聯的許多上述之工藝改造。一種增加電荷載子移動率的有效機制是諸如在通道區附近產生 拉伸應力或壓縮應力，以便在該通道區中產生對應的應變，而修改該通道區中之晶格結構， 因而分別造成電子及電洞的被修改之移動率。例如，在通道區中產生拉伸應變時，將增加電 子的移動率，其中視該拉伸應變的大小及方向而定，可得到50%或更大的移動率增加，接著 又直接轉化到導電系數的對應之增加。另一方面，通道區中之壓縮應變可增加電洞的移動 率，因而提供了增強P型晶體管效能之可能性。將應力或應變工程導入集成電路制造是一 種用于進一步的裝置世代之極有前景的方法，這是因為可將諸如應變硅視為一種“新”型的 半導體材料，因而能夠在不需要使用高成本的半導體材料之情形下制造快速且高性能之半 導體裝置，且同時仍然可使用許多已為大家接受之制造技術。因此，已有人提議在信道區中或信道區之下加入諸如硅/鍺層或硅/碳層，以便產 生可造成對應的應變之拉伸應力或壓縮應力。雖然可在信道區中或信道區之下加入應力產 生層而顯著地增強晶體管效能，但是必須投入相當多的努力將對應的應力層形成實施到傳 統且眾所公認的M0S技術。例如，額外的磊晶生長技術必須被開發且被實施到工藝流程，以 便在信道區中或信道區之下的適當位置處形成含有鍺或碳的應力層。因此，顯著地增加了 工藝的復雜度，因而也提高了制造成本及降低制造良率的可能性。因此，在其它的方法中，使用例如鋪蓋層(overlaying layer)及間隔組件(spacer element)等所產生之外應力，而嘗試在通道區內產生所需之應變。雖然此種方式是一種有 前景的方法，但是施加指定外應力而在通道區中產生應變之工藝可能取決于諸如各接觸層 及間隔物等所提供的進入通道區之外應力而在該通道區中產生所需應變之應力轉移機構 之效率。因此，雖然提供比前文所述的在通道區內需要額外的應力層之方法顯著的優點，但 是該應力轉移機構之效率可能取決于工藝及裝置之細節，且可能造成某一類型的晶體管之 較低的效能增益。
在另一種方法中，在晶體管的漏極及源極區中形成應變硅/鍺層，而增強PM0S晶 體管的電洞移動率，其中經壓縮應變之漏極及源極區在鄰接的硅通道區中產生了單軸應 變。為達到此一目的，當NM0S晶體管被掩膜(mask)時，選擇性地凹下PM0S晶體管之漏極及 源極區，然后以磊晶生長法在該PM0S晶體管中選擇性地形成硅/鍺層。在類似之方式下， 在晶體管的漏極及源極區中形成應變硅/碳層，而增強NM0S晶體管的電子移動率，其中經 拉伸應變之漏極及源極區在鄰接的硅通道區中產生了單軸拉伸應變。雖然此種技術在PM0S 晶體管及整個CMOS裝置的效能增益上提供了顯著的優點，但是可能必須使用平衡PM0S晶 體管及NM0S晶體管在效能增益上的差異之適當的設計。本發明之揭示系有關可避免或至少減少前文所述的一個或多個問題的影響之各 種結構及方法。
發明內容
下文中提供了本發明的簡化概要，以提供對本發明的某些態樣的基本了解。該概 要并不是本發明的徹底概述。其目的并不是識別本發明的關鍵性或緊要的組件，也不是描 述本發明的范圍。其唯一目的只是以簡化的形式提供某些觀念，作為將于后文中提供的更 詳細的說明之前言。一般而言，本發明揭示的主題系有關一種能夠在源極/漏極區至少被部分地預非 晶化而柵極電極并未被預非晶化的制造期間形成晶體管之技術。一個例示方法包含下列步驟提供襯底，該襯底具有晶體管的柵極電極，該柵極電 極之上設有預非晶化注入阻擋材料。該襯底進一步包含并無預非晶化注入阻擋材料的晶體 管的源極/漏極區。使該襯底接受預非晶化注入工藝，以便因而預非晶化該等源極/漏極 區的至少一部分，同時阻擋該柵極電極接受該預非晶化注入工藝。另一例示方法包含下列步驟選擇性地預非晶化晶體管的源極/漏極區，同時阻 止該晶體管的柵極電極的預非晶化。根據又一實施例，半導體裝置包含至少一個設有源極/漏極區之晶體管，該源極/ 漏極區具有被預非晶化的部分。該至少一個晶體管的柵極電極并無被預非晶化的部分。
參照前文中之說明并配合各附圖，將可了解本發明之揭示，在該等附圖中，相同的 組件符號將識別類似的組件，其中圖1A至圖1H是根據本發明揭示的例示實施例的半導體裝置之剖面示意圖，該半 導體裝置包含在保護晶體管的柵極電極不受預非晶化時被選擇性地預非晶化的晶體管的 源極/漏極區、以及各種應力源之形成；圖2及圖3是具有根據本發明揭示的例示實施例的晶體管的半導體裝置之剖面示 意圖；圖4A至圖4B是根據本發明揭示的例示實施例的半導體裝置之剖面示意圖，圖中 示出以應力記憶技術在源極/漏極區中形成本征應力；圖5是包含兩種不同類型的晶體管的半導體裝置之剖面示意圖；以及圖6A至圖6C是根據本發明揭示的例示實施例的半導體裝置之剖面示意圖，該半導體裝置包含諸如P信道晶體管及N信道晶體管的兩種不同類型之晶體管，而在保護晶體 管的柵極電極不受預非晶化時，該被兩種不同類型之晶體管的源極/漏極區被選擇性地預
非晶化。雖然容許對本發明揭示的主題作出各種修改及替代形式，但是仍在該等圖式中以 舉例方式示出本發明的一些特定實施例，且已在本說明書中詳細說明了這些特定實施例。 然而，應當了解本說明書對這些特定實施例的說明之用意并非將本發明限制在所揭示的 該等特定形式，相反地，本發明將涵蓋最后的申請專利范圍所界定的本發明的精神及范圍 內之所有修改、等效、及替代者。
具體實施例方式下文中將說明本發明的各種例示實施例。為了顧及說明的清晰，在本說明書中將 不說明實際實作的所有特征。當然，我們當了解，在任何此種實際實施例的開發過程中，必 須作出許多與實作相關的決定，以便達到開發者的特定目標，這些特定的目標包括諸如符 合與系統相關的及與商業相關的限制條件，而該等限制將隨著各實施例而有所不同。此外， 我們當了解，雖然此種開發的工作可能是復雜且耗時的，但是此種開發工作仍然是對此項 技術具有一般知識者在受益于本發明的揭示后所從事的日常工作。現在將參照各附圖而說明本發明。只為了解說之用，而在該等圖式中以示意圖之 方式示出各種結構、系統、及裝置，以便不會以熟習此項技術者習知的細節模糊了本發明之 揭示。然而，該等附圖被加入，以便描述并解說本發明揭示之各例子。應將本說明書所用的 字及詞匯了解及詮釋為具有與熟習相關技術者對這些字及詞匯所了解的一致之意義。不會 因持續地在本說明書中使用一術語或詞匯，即意味著該術語或詞匯有特殊的定義(亦即與 熟習此項技術者所了解的一般及慣常的意義不同之定義)。如果想要使術語或詞匯有特殊 的意義(亦即與熟習此項技術者所了解的意義不同之意義)，則會將在本說明書中以一種 直接且毫不含糊地提供該術語或詞匯的特殊定義之下定義之方式明確地述及該特殊的定 義。一般而言，本發明揭示之主題系有關一種能夠形成包含被預非晶化的源極/漏極 區之晶體管而該晶體管的柵極電極并未被預非晶化(亦即，該柵極電極的晶體結構在源極 /漏極區的預非晶化期間被保留)之技術。為達到此一目的，可在該柵極電極之上形成預非 晶化注入阻擋材料(后文中被稱為“阻擋材料”)。可在相同的工藝步驟中連同該柵極電極 而建構該阻擋材料。根據其它例示實施例，可獨立地建構該阻擋材料，或可在建構了該等柵 極電極之后才敷設該阻擋材料。預非晶化可有助于摻雜劑注入，且可促成柵極電極附近的 淺箱形摻雜劑分布之形成。可在晶體管形成的任何適當的步驟中去除該阻擋材料。根據某 些例示實施例，至少在形成該等源極/漏極區及該柵極電極中之硅化物之前，去除該阻擋 材料。可根據已為大家接受之工藝去除該阻擋材料以及將要被去除的另一材料。因此，與 已為大家接受之工藝相比，該阻擋材料之去除無須額外的步驟。例如，可在形成與該柵極電 極鄰接的側壁間隔物之過程中去除該阻擋材料。在已為大家接受之方式下，該側壁間隔物 可被用來作為在該等源極/漏極區中產生所需的摻雜劑分布之掩膜。亦可配合應力源(stressor)的使用而使用本發明所揭示的原理，以便提供在柵 極電極之下的有各別應力的通道區。例如，側壁間隔物可在通道區中誘發應力。可以中間襯墊(intermediate liner)將該側壁間隔物與柵極電極及源極/漏極區分隔，而該中間襯 墊本身可又誘發該通道區中之應力。此外，可在晶體管之上形成應力誘發層，例如形式為介 電接觸層或蝕刻終止層。根據另外的例示實施例，可在形成該應力誘發層之前先去除該側 壁間隔物。將應力轉移提供至通道區之另一方法包括應力記憶技術。此處，在源極/漏極 區之上形成覆蓋層(cover layer)，其中該覆蓋層是在被預非晶化的源極/漏極區退火期 間可耐受應力發展(stress developing)而不會有顯著變形之較剛性的材料，因而在該等 源極/漏極區本身中形成了各別的相反應力。縱然在去除該覆蓋層之后，該應力也會被保 留(亦即，被記憶)。可將本發明之主題應用于NM0S及PM0S晶體管二者，其中我們當了解術語NM0S 將被視為任何類型的N通道場效晶體管之一般性概念，同樣地，術語PM0S將被視為任何類 型的P通道場效晶體管之一般性概念。根據某些例示實施例，NM0S晶體管以及PM0S晶體 管的柵極電極之晶體結構在源極/漏極區的預非晶化期間被保留。根據其它實施例，只有 NM0S晶體管以及PM0S晶體管之其中一者的柵極電極之晶體結構在源極/漏極區的預非晶 化期間被選擇性地保留，而另一柵極電極則被預非晶化。例如，NM0S晶體管的柵極電極可 在預非晶化期間被選擇性地保留晶體，而PM0S晶體管的柵極電極則可被預非晶化。出人意外地，本發明揭示的實施例對于NM0S晶體管在速度上達到高達大約4至 8%的性能效益。此外，本發明之主題可更精確地平衡NM0S晶體管及PM0S晶體管的效能， 因而又整體地提高半導體裝置之效能。根據一個例示實施例，晶體管之制造可包含下列步驟將該晶體管的源極/漏極 區選擇性地預非晶化，且同時保持該晶體管的柵極電極之晶體結構。配合用來在晶體管的 通道區中誘發對應的應變之已為大家接受之應力源時，我們發現可在將該晶體管的柵極 電極保持在其(多晶)晶體狀態而不被預非晶化的情形下，使更多的應力/應變被轉移到 各別晶體管的通道區中。圖1A示意地顯示半導體裝置100之剖面圖，該半導體裝置100包含襯底101，在該 襯底101中或上形成晶體管組件。襯底101可代表任何適當之襯底，且在該襯底上形成實 質上結晶的半導體層103，且該半導體層103能夠形成該晶體管組件。在一個例示實施例 中，該半導體層103可代表基于硅(silicon-based)之半導體材料，且可在埋入絕緣層(圖 中未示出)上形成該半導體層103，因而襯底101可代表如同絕緣層上覆硅(S0I)之襯底。 在其它實施例中，可在基體(bulk)半導體襯底之頂部上形成半導體層103，其中該晶體管 組件可代表基體晶體管裝置。我們當了解雖然圖1A至圖4B中只示出一個晶體管，但是 根據例示實施例，可在半導體層103中或上形成復數個晶體管。例如，當這些晶體管組件代 表如同S0I的晶體管時，半導體層103可具有適于該等晶體管組件的特定設計規則之厚度。 我們當了解術語S0I晶體管將被視為用于任何襯底或晶體管上形成有至少一個絕緣部分 且該至少一個絕緣部分之上形成了適于在其中形成晶體管組件的結晶半導體層的任何襯 底及晶體管之一般性術語。在一個例示實施例中，半導體層103被設計成能夠形成部分空 乏的(cbpleted)晶體管組件，而在其它實施例中，層103之厚度可適于形成完全空乏的裝 置，或者在其它的例子中，可在層103中形成基體裝置。圖1A所示用來形成半導體裝置100之典型工藝流程可包含下列工藝。襯底101 包含埋入絕緣層時可容納諸如形式為未被摻雜或被預先摻雜的結晶半導體層之半導體層103，其中可以晶圓接合技術或用來提供SOI襯底的任何其它已為大家接受之技術形成該 硅層。在其它的例子中，可根據襯底101中提供的實質上結晶的樣板而以磊晶生長技術形 成半導體層103。然后，當考慮形成溝槽隔離結構時，可根據諸如微影及各項異性蝕刻技術 以及后續適當的沈積及研磨技術等等之已為大家接受之配方，而形成任何隔離結構(圖中 未示出)。然后，可以氧化及(或)沈積以及接續的諸如多晶硅或被預先摻雜的多晶硅的 柵極電極材料層105A之沈積(可以是已為大家接受之低壓化學汽相沈積(ChemicalVapor Deposition ；簡稱CVD)技術完成該沈積)而形成適當之介電層106A。介電層106A被用來 作為柵極絕緣層。以預非晶化注入阻擋材料沈積工藝130在柵極電極材料層105A之上形成預非晶 化注入阻擋材料132 (圖1B)。沈積工藝130可以是用來沈積預非晶化注入阻擋材料132之 任何適當的方法，例如，諸如電漿輔助式化學汽相沈積的化學汽相沈積、濺鍍的物理汽相沈 積等的方法。預非晶化注入阻擋材料可以是能夠阻擋稍后的制造階段中所施加的預非晶化 注入之任何材料。例如，預非晶化注入阻擋材料132可以是諸如氮氧化硅(SiON)或是例如 氮化硅。圖1B示出在進一步的先進制造階段中之半導體裝置100，此時已完成了在柵極電 極材料層105A之上形成預非晶化注入阻擋材料132。然后，可根據已為大家接受之技術(例 如，使用掩膜133以及至少一個各項異性蝕刻工藝134)而圖案化預非晶化注入阻擋材料
132、柵極電極材料105A、及介電層106A。例如，用于硅、氮化硅、及二氧化硅的具有高選擇 性之蝕刻配方是此項技術中已為大家接受的蝕刻配方，且可在蝕刻工藝134期間使用該等 蝕刻配方。視裝置的策略而定，可將光阻掩膜或硬掩膜或以上兩者用來圖案化該柵極電極 材料，以便得到被預非晶化注入阻擋材料132覆蓋的各別的柵極絕緣層106與門電極105。 可根據已為大家接受之技術而去除掩膜133。例如，可根據已為大家接受之基于氧氣電漿之 工藝以及接續的任何適當的清洗工藝而去除光阻掩膜。圖1C示出在進一步的先進制造階段中之半導體裝置100，其中已完成了各項異性 蝕刻工藝134，而形成被預非晶化注入阻擋材料132覆蓋的各別的柵極絕緣層106與門電極 105。然后，如圖1C所示，根據已為大家接受之技術而執行預非晶化注入工藝135，例如，將 預非晶化注入物(Pre-Amorphization Implant ；簡稱PAI)注入到半導體層103中。根據 例示實施例，用于預非晶化注入的元素可以是諸如硅(Si)、鍺(Ge)、氙(Xe)等的元素。根 據例示實施例，該預非晶化注入物系被注入作為離子，例如帶正電的離子。如前文所述，預 非晶化注入阻擋材料132停止該預非晶化注入工藝135。因此，在實質上不被預非晶化的情 形下保持柵極電極105，例如，將柵極電極105保持在其原始的(多晶)結晶結構。根據一個例示實施例，如圖1C所示，在執行預非晶化工藝135之前先去除掩膜
133。根據其它例示實施例，掩膜133可存在于預非晶化工藝135期間。在此種方式下，掩 膜133可被用來作為預非晶化注入阻擋材料。根據其它例示實施例，可在諸如尺寸及材料 等的因素上組構掩膜133，以便使掩膜133被用來作為阻擋柵極電極105的預非晶化的預非 晶化注入阻擋材料。在該例示實施例中，掩膜133可被用來作為預非晶化注入阻擋材料，且 可省略額外的預非晶化注入阻擋材料132。根據另外的例示實施例，晶體管110的源極/漏極區112具有與通道區113不同的 成分。例如，通道區113可基于硅，而該等源極/漏極區則包含硅以及共價半徑(covalentradius)不同于硅之另外的成分，使該等源極/漏極區具有的晶格常數不同于硅的晶格常 數(latticeconstant)，因而在該通道區中誘發了各別的應變。例如，如果該等源極/漏極 區包含共價半徑大于硅的共價半徑之某定量的元素(例如，鍺(Ge)或錫(Sn))，則在通道 區113中誘發壓縮應變。同樣地，如果該等源極/漏極區包含共價半徑小于硅的共價半徑 之某定量的元素(例如，碳(C))，則源極/漏極區112在通道區113中誘發拉伸應變。可根 據已為大家接受之成分而采用該各別的另外成分之該各別的量。例如，鍺的量可以范圍在 1至30%之方式出現，而碳的量可以范圍在0. 1至10%之方式出現。根據一個例示實施例，可在執行該預非晶化注入工藝135之前將該另外的成分沈 積在該等源極/漏極區。例如，可根據已為大家接受之技術及配方而在半導體層103中形 成凹處(圖中未示出)。然后，可以所需之半導體成分填滿該等凹處。我們當了解該工藝 涉及數個已為大家接受之蝕刻及掩膜步驟。根據另一例示實施例，可以離子注入技術沈積 該另外的成分。可在形成該柵極電極之前或之后進行具有該另外的成分的該等源極/漏極 區之形成。根據又一另外的實施例，該預非晶化注入可基于該另外的成分。換言之，在采用 各別的注入參數之情形下，注入該另外的成分而執行區域136的預非晶化。圖1D示出在進一步的先進制造階段中之半導體裝置100，其中已完成了預非晶化 工藝135，且已在半導體層103中形成了被預非晶化的區域136。根據某些例示實施例，形 成被預非晶化的區域136，因而至少半導體層103中將形成晶體管110的源極/漏極區(圖 1D中未示出)的一部分被預非晶化。例如，可將被預非晶化的區域136形成為小于該等源 極/漏極區，且被預非晶化的區域136完全位于該等源極/漏極區之內。此外，可將被預非 晶化的區域136形成為大于于該等源極/漏極區，其中該等源極/漏極區完全位于被預非 晶化的區域136之內。此外，形成被預非晶化的區域136，以便部分地鋪蓋晶體管110之該 等源極/漏極區。此外，可形成被預非晶化的區域136，以便界定晶體管110之該等源極/ 漏極區。圖1E示出在進一步的先進制造階段中之半導體裝置100，其中已完成了摻雜工 藝，且已形成了淺摻雜區137。淺摻雜區137可以是箱形或任何其它所需之形狀。根據某些 例示實施例，該摻雜工藝包含進入被預非晶化的區域136之摻雜劑注入。此處，柵極絕緣層 106、柵極電極105、及鋪蓋的預非晶化注入阻擋材料132系用來作為摻雜劑注入之掩膜。我們當了解可針對得到漏極及源極區112中復雜的濃度所需之橫向摻雜劑分 布，而執行任何注入工藝順序。我們當了解在形成柵極電極105之前，可進行了復數個注 入工藝順序，以便提供半導體層103內的所需的垂直摻雜劑分布。圖1E至圖1G進一步示出用來根據本發明揭示的例示實施例而形成側壁間隔物之 工藝順序。在圖1E所示之第一步驟中，執行側壁間隔物材料沈積工藝138，以便因而在柵極 電極105以及鋪蓋的預非晶化注入阻擋材料132之上沈積側壁間隔物材料層137 (圖1F)。 側壁間隔物材料沈積工藝138可以是諸如電漿輔助式CVD工藝或任何其它適當之沈積工 藝。該側壁間隔物材料可以是其中包括諸如二氧化硅及氮化硅的氧化物及氮化物的任何適 當之介電材料。例如，該側壁間隔物材料可以是氮化硅。圖1F示出在進一步的先進制造階段中之半導體裝置100，其中已完成了側壁間隔 物材料層139之形成。然后，執行各項異性蝕刻工藝140，而各項異性地蝕刻側壁間隔物材 料層139，以便提供該等側壁間隔物。根據一個例示實施例，也以用來建構該等側壁間隔物之各項異性蝕刻工藝140去除預非晶化注入阻擋材料132。根據其它實施例，在各別的工藝 步驟中去除預非晶化注入阻擋材料132。圖1G示出在進一步的先進制造階段中之半導體裝置100，其中已完成了側壁間隔 物111之形成。根據本發明之例示實施例，可根據已為大家接受之技術，而將側壁間隔物 111用來建立源極/漏極區112中的所需的摻雜劑分布141。例如，根據另外的例示實施例， 系將側壁間隔物111用來作為在源極/漏極區112中產生所需摻雜劑分布141的掩膜，而 以各別的離子注入摻雜工藝142將摻雜劑注入到源極/漏極區112。我們當了解可根據區112中之對應的摻雜劑分布141之要求而形成間隔物111， 因而可根據要求而改變各別間隔物111之寬度以及其數目。例如，單一間隔組件111即已 足夠，或可提供兩個以上的間隔組件，以便用來作為形成漏極及源極區112時的注入掩膜。 在每一或某些注入周期之后，或在最后的注入工藝之后，可執行對應的退火工藝，以便實質 上活化被注入的摻雜劑，并使被預非晶化的區域136以及半導體層103中之另外的注入誘 發的損傷(如果有的話)實質上再結晶。根據例示實施例，可將側壁間隔物111組構成誘發柵極電極105之下的通道區113 中之本征應力。我們當了解系根據晶體管之類型，亦即，根據晶體管110是PM0S晶體管 或NM0S晶體管，而選擇應力的類型(亦即，壓縮應力或拉伸應力)。在又一另外的實施例 中，可將一個或多個間隔物111形成為呈現諸如壓縮應力或拉伸應力的特定類型的固有應 力(inherent stress)，以便增強各別通道區113中之應變產生。例如，可根據諸如等電漿 增強式化學汽相沈積(Plasma EnhancedChemical Vapor D印osition ；簡稱PECVD)的已為 大家接受之配方而沈積該側壁間隔物材料層，其中可調整形成對應的間隔物層的期間之沈 積參數，因而在被沈積的該層中產生所需之固有應力。例如，在諸如沈積氮化硅等的沈積期 間，可調整諸如溫度、壓力、離子轟擊(ionbombardment)等的沈積參數，以便在各別層中得 到本征應力其范圍自大約15億帕斯卡(L5GigaPascal))或甚至更多的壓縮應力至大約相 同大小的拉伸應力。圖1H示出在進一步的先進制造階段中之半導體裝置100，其中已將被預非晶化的 區域136退火，且已活化摻雜劑分布141所在之摻雜劑。根據某些例示實施例，系根據已為 大家接受之技術而執行該等被預非晶化的區域的退火。例如，該等被預非晶化的區域的退 火可包括將整個半導體裝置100加熱。根據其它例示實施例，該等被預非晶化的區域的退 火可包括以諸如雷射照射技術將被預非晶化的區域136選擇性地加熱。此外，在圖1H所示之制造階段中，已根據已為大家接受之技術而在源極/漏極區 112的接觸部分與門電極105中形成了金屬硅化物區114。例如，可由可在硅/鍺材料內可 靠地形成之硅化鎳或硅化鎳/鉬實質上構成各別的金屬硅化物區114。此外，可根據不超 過大約攝氏400度的適當之溫度而形成基于鎳或鎳/鉬之金屬硅化物區114。可在該等接 觸部分上沈積各別的金屬，并使該半導體裝置或至少該等接觸部分接受用來形成硅化物區 114之夠高的溫度，而形成該等金屬硅化物區。在一個例示實施例中，金屬硅化物區114可包含可有利地配合含有諸如硅/鍺的 漏極及源極區112中之大量非硅材料的晶體管組件而使用之鎳或鎳/鉬。在其它實施例中， 金屬硅化物區114可包含諸如鈦、鈷、鎢及鉬等的任何其它適當之耐火金屬(refractory metal)。此外，我們當了解在某些實施例中，視工藝及裝置的要求而定，可由不同的材料構成金屬硅化物區114，但系由相同的組件符號表示該等金屬硅化物區114。根據圖1H所示之其它例示實施例，可在該晶體管之上形成應力誘發層，其中該應 力誘發層在柵極電極105之下的通道區113中誘發應力。根據一個例示實施例，該應力誘 發層是介電接觸層117。根據其它例示實施例，該應力誘發層是蝕刻終止層118。根據某些例示實施例，接觸層117包含第一類型之本征應力用來誘發各別通道區 113中之對應的應變。例如，當第一晶體管100是P通道晶體管時，可由具有本征壓縮應力 之氮化硅構成接觸層117。因此，在此種情形中，亦可形成間隔組件111，而呈現本征壓縮應 力，以便支持接觸層117所提供之應力轉移機構。在所示例示實施例中，在接近晶體管110 處形成接觸層117，其中在一個實施例中，在源極/漏極區112上形成的各別金屬硅化物區 114上直接形成第一接觸層117。根據某些例示實施例，在一個例示實施例中可由氮化硅構 成之接觸層117具有所需的本征應力大小及類型，例如，當晶體管110代表N通道晶體管 時，該本征應力是具有指定大小的拉伸應力。因此，在此種情形中，亦可形成間隔組件111， 而呈現本征拉伸應力，以便支持接觸層117所提供之應力轉移機構。此外，可在第一接觸層117上或之上形成蝕刻終止層或蝕刻指標層(etch indicator 1 ay er) 118，其中可以一種能夠可靠地控制用來去除晶體管110之上的第二接觸 層(圖中未示出)之后續蝕刻工藝的適當之材料形成該層118。例如，可以二氧化硅層之形 式提供該蝕刻終止或蝕刻指標層118。可執行用來沈積系為諸如氮化硅層的第一接觸層117之PECVD工藝，其中如前文 所述，可以在第一接觸層117中提供所需類型及大小的本征應力之方式調整沈積參數。對 應的沈積條件是此項技術領域中廣為接受的。例如，當晶體管110代表P通道晶體管時，可 將第一接觸層117沈積成具有特定大小的壓縮應力，或者當晶體管110代表N通道晶體管 時，可將第一接觸層117沈積成具有特定大小的拉伸應力。然后，可根據已為大家接受之 PECVD技術而沈積蝕刻終止或蝕刻指標層118。可在接觸層117之上形成層間介電材料，以便完成層間介電材料層127，其中將形 成晶體管110的各別接觸區之對應的接點，諸如柵極電極105以及漏極或源極區112。根據其它例示實施例，可在形成該應力誘發層之前，先自柵極電極105去除該側 壁間隔物111或(在有一個以上的側壁間隔物的情形下)去除至少一個側壁間隔物。圖2示出可形成用來取代圖1H所示之半導體裝置100的單一側壁間隔物111之 間隔物結構107之替代實施例。根據其它例示實施例，間隔物結構107在所示制造階段中 可包含可由諸如二氧化硅等的任何適當之材料構成之偏置間隔物(offset spacer) 108。如 有需要，可通過沈積及(或)氧化裝置100，并各項異性地去除該層的各水平部分，以便形 成間隔物108，而形成偏置間隔物108。此外，可形成呈現實質上為L形的結構之保形襯墊 (conformal liner)或間隔物109，亦即，間隔物109包含沿著柵極電極105的側壁延伸的 指定厚度之一部分，且亦包含具有沿著半導體層103 (在半導體層103中形成了各別的漏極 及源極區112)的一部分延伸的實質上相同厚度之一部分。因此，可將間隔物109視為以 保形方式形成之襯墊或間隔物，而該襯墊或間隔物之形狀實質上對應于柵極電極105之形 狀，具有沿著漏極及源極區112的一部分而延伸之“水平”部分，因而將一個或多個額外的 間隔物111與柵極電極105以及漏極及源極區112隔離。可由介電材料構成間隔物111，該介電材料在考慮到特定蝕刻配方時可呈現與間隔物109的介電材料有關之顯著的蝕刻選擇性，因而能夠選擇性地去除間隔物111，同時實 質上維持間隔物109。例如，在一個例示實施例中，可由二氧化硅構成保形或L形的間隔物 109，同時可由氮化硅構成一個或多個間隔物111。然而，亦可考慮采用間隔物109及111之 其它的方案。例如，在另一例示實施例中，可由氮化硅構成L形的間隔物109，而可由二氧化 硅構成間隔物111。可先以非常保形之方式沈積具有指定厚度之諸如二氧化硅的適當之介電材料，而 形成保形間隔物109，然后可根據諸如PECVD的已為大家接受之配方而沈積諸如氮化硅層 的另外的間隔物層，其中如前文所述，可調整對應的間隔物層的形成期間之沈積參數，以便 在所沈積的該層109中產生所需之固有應力。在去除或沈積間隔物結構107的各別部分之前，可先執行另外的注入工藝，以便 在漏極及源極區112中得到所需之橫向摻雜劑分布。圖3示出具有在晶體管110之上形成的應力誘發層117、118的半導體裝置之替代 實施例。已根據前文中參照圖1H所述之間隔物結構而形成圖3所示之晶體管110之間隔 物結構107，但不同之處在于在形成應力誘發層117、118之前已先去除了側壁間隔物111。 圖3所示之晶體管可以是例如NM0S晶體管。因此，可組構所采用的各種應力源，以便在通 道區113中誘發拉伸應變。圖4A及圖4B示出以所謂的應力記憶技術在信道區113中建立所需的應變之另外 的實施例。圖4A示出在除了已去除了側壁間隔物111之外等同于圖1G所示的制造階段之 制造階段中之晶體管110。根據一個例示實施例，系以諸如PECVD工藝的覆蓋層沈積工藝 144在源極/漏極區112之上形成覆蓋層143。可諸如采用適當之掩膜及蝕刻機制，而選擇 性地沈積覆蓋層143。根據其它例示實施例，可在整個晶體管110之上提供覆蓋層143。在 沈積了覆蓋層143之后，將被預非晶化的區域136退火。通常此退火伴隨有被預非晶化的 區域136的體積減小。因為該覆蓋層避免或至少減少被預非晶化的區域136在退火期間的 縮減，所以拉伸應力在被退火的區域136中發展，而在通道區113中誘發了拉伸應變。我們 當了解必須形成覆蓋層143，以便具有適當之應力抵抗性，亦即，耐受與被預非晶化的區 域136的退火有關之應力。根據一個例示實施例，系以氮化硅構成覆蓋層143。圖4B示出在被預非晶化的區域136退火之后的進一步的先進制造階段中之半導 體裝置100。已發現縱然在去除了覆蓋層143之后，也實質上保留(亦即，“記憶”)了該 應力。可根據用于各別覆蓋層材料的已為大家接受之技術而依據該覆蓋層之材料而執行該 覆蓋層的去除145。雖然已參照單一晶體管而說明了前文所述的例示實施例，但是我們當了解半導 體裝置通常包含復數個晶體管。該復數個晶體管可以是相同的晶體管類型，例如，N信道晶 體管類型或P信道晶體管類型。根據其它例示實施例，該復數個晶體管包括P信道晶體管 以及N信道晶體管。圖5示出根據本發明的主題的例示實施例之半導體裝置200。半導體裝置200包 含N信道晶體管以及P信道晶體管。根據一個例示實施例，如圖5所示，襯底101包含N通 道晶體管110n及P通道晶體管110p的柵極電極105，且預非晶化注入阻擋材料132在N通 道晶體管110n及P通道晶體管110p的柵極電極105之上。晶體管110n、110p在對應于圖 1E所示晶體管110的制造階段之制造階段中示出，故此處不重復該等晶體管及其制造之細節。我們當了解可根據前文中參照圖1A至圖4B所述之例示實施例中之至少一個實施例 而形成晶體管110n、110p。根據其它例示實施例，預非晶化注入阻擋材料132不是在半導體裝置的所有晶體 管110的柵極電極105之上形成，而是只在半導體裝置的部分的晶體管110的柵極電極105 之上形成。換言之，在半導體裝置的部分的柵極電極之上選擇性地形成預非晶化注入阻擋 材料132。根據一個例示實施例，預非晶化注入阻擋材料132在NM0S晶體管的柵極電極之 上形成，而PM0S晶體管的柵極電極是沒有預非晶化注入阻擋材料132。圖6A至圖6C示出半導體裝置300之工藝順序，其中在半導體裝置300的部分的 柵極電極之上選擇性地形成預非晶化注入阻擋材料132。圖6A示出半導體裝置300，半導體裝置300包含襯底101，襯底101具有半導體層 103。半導體裝置300包含在半導體層103之上的介電層106A。介電層106A之上形成了柵 極電極材料層105A。柵極電極材料層105A被預非晶化注入阻擋材料132覆蓋。半導體裝 置300的上述材料及層對應于前文中參照圖1A及圖1B所示之半導體裝置所述之各別的材 料及層，且此處不再重復該等材料及層之說明。半導體裝置300包含在其中將要形成第一晶體管110n之第一區150以及將要形 成第二晶體管110p之第二區151。在第一區150中，以諸如光阻或硬掩膜的掩膜133部分 地覆蓋預非晶化注入阻擋材料132，以便界定該第一晶體管的柵極電極之橫向尺寸。在第二 區151中，預非晶化注入阻擋層132并未被覆蓋。可根據已為大家接受之技術而形成掩膜 133A，其中系將該掩膜之材料選擇成具有與預非晶化注入阻擋材料132有關之良好的蝕刻 選擇性。在第二區151中，以蝕刻工藝154選擇性地去除露出的預非晶化注入阻擋材料 132，而蝕刻工藝154只部分地去除了第一區150的預非晶化注入阻擋材料132，但維持了預 非晶化注入阻擋材料132在掩膜133A之下的部分。將預非晶化注入阻擋材料132去除之 后，露出了柵極電極材料層105A。然后，在第二區151的柵極電極材料層105A之上形成諸 如與第一區150的掩膜133A的類型相同類型的柵極界定掩膜133B。圖6B示出在進一步的先進制造階段中之半導體裝置300，其中已自柵極電極材料 層105A去除了預非晶化注入阻擋材料132之露出部分，且已完成了第二區151中的柵極界 定掩膜133B之形成。因此，圖6B所示之半導體裝置300之制造階段的特征在于用來分別 界定第一區150及第二區151中的柵極電極之兩個掩膜層133A、133B。此外，預非晶化注入 阻擋材料132位于第一掩膜層133A與柵極電極材料層105A之間，而第二掩膜層133B與柵 極電極材料層105A之間并無預非晶化注入阻擋材料132。在圖6B所示之制造階段中，第二 區151中的柵極界定掩膜133B系直接位于柵極電極材料層105A上。然后，可執行用來去除柵極電極材料層105A的露出部分之各項異性蝕刻工藝 134，而提供由第一掩膜層133A及第二掩膜層133B所界定的柵極電極105。可根據前文中 參照圖1B所揭示之細節而執行各項異性蝕刻工藝134。然后，根據前文中參照圖1B揭示之 已為大家接受之技術而去除掩膜層133A及掩膜層133B。根據一個例示實施例，可在單一步 驟中以相同的技術去除掩膜層133A及掩膜層133B。例如，可將相同的材料用來形成第一掩 膜層133A及第二掩膜層133B。此種方式形成半導體裝置300，該半導體裝置300包含在 各別制造階段中之第一晶體管，該第一晶體管具有被預非晶化注入阻擋材料132覆蓋的柵極電極；以及在各別制造階段中之第二晶體管，該第二晶體管具有并無預非晶化注入阻擋材料132的柵極電極。圖6C示出在進一步的先進制造階段中之半導體裝置300，其中已執行了預非晶化 工藝，而形成了第一晶體管IlOn及第二晶體管IlOp中之每一晶體管之被預非晶化的區域 136。因此，半導體裝置300之第一晶體管IlOn包含至少被部分地預非晶化的源極/漏極 區112、以及并無或大體上并無被預非晶化的區域的柵極電極105，且半導體裝置300之第 二晶體管IlOp包含至少被部分地預非晶化的源極/漏極區112、以及至少被部分地預非晶 化的柵極電極105。關于半導體裝置300之進一步的處理，通常可以如同前文中參照圖IA至圖4B所 述用于晶體管110之方式處理第一晶體管110η。通常可以如同前文中參照圖IA至圖4Β所 述用于晶體管110之方式處理第二晶體管ΙΙΟρ，但不同之處在于無須去除預非晶化注入阻 擋材料132。然而，我們當了解只對該等兩個晶體管llOrullOp中之其中一者執行之該等 工藝順序需要以諸如光阻掩膜或硬掩膜來掩膜該等兩個晶體管llOrullOp中之另一晶體 管。此外，如有需要，可通過利用較低溫之各別技術執行金屬硅化。例如，可由在高溫下形成的硅化鈷構成首先被形成的金屬硅化物區，而可以需要 不太高溫度之硅化鎳或硅化鎳/鉬之形式提供在稍后制造階段中所形成之金屬硅化物區。 可將金屬硅化物進一步用來避免高溫對半導體裝置的各種應力源之不利影響。根據已為大家接受之技術，由于諸如硅化鎳的導電系數與硅化鈷的導電系數間之 差異，所以NMOS及PMOS晶體管的金屬硅化物之差異亦可被用來平衡第一及第二晶體管裝 置110p、110n的裝置特性之任何不對稱。此外，當大量的諸如鍺及碳等的其它半導體材料 可能出現在柵極電極105及(或)漏極及源極區112時，提供兩種類型的金屬硅化物可被 視為是適當的。根據一個例示實施例，半導體裝置300之第一晶體管IlOn是NMOS晶體管，且半導 體裝置300之第二晶體管IlOp是PMOS晶體管。另外應當了解可以相互接近之方式形成第一晶體管IlOp及第二晶體管110η，其 中如同復雜的應用中典型所提供之方式，可以淺溝槽隔離之方式提供對應的隔離結構(圖 中未示出)。在其它實施例中，晶體管IlOp及IlOn可代表在襯底101上形成的不同的晶粒 區中所提供之晶體管。總結而言，提供了一種將晶體管的源極/漏極區預非晶化且同時防止將該晶體管 的柵極電極預非晶化之技術。根據例示實施例，該預非晶化提供了與形成源極/漏極區的 所需摻雜劑分布有關之效益。根據例示實施例，由于防止柵極電極的預非晶化，而可改善將 應力轉移到信道區中因而在信道區中誘發對應的應變之應力轉移機構。根據例示實施例， 在將被阻止被預非晶化的柵極電極之上形成預非晶化注入阻擋材料。可連同柵極電極而圖 案化該預非晶化注入阻擋材料。根據其它例示實施例，可在涉及用于各別阻擋材料的已為 大家接受之技術及配方之各別步驟中圖案化該預非晶化阻擋注入物。根據例示實施例，該 阻擋材料可以是氮氧化硅(SiON)或氮化硅。已針對單一類型的晶體管以及不同類型的晶 體管，而例示了將本發明之技術應用于單一晶體管以及復數個晶體管。已說明了用來在晶體管的通道區中誘發應力之各種應力源，且該等應力源是此項 技術中已為大家接受之應力源。根據例示實施例，該等應力源所提供的應力之類型系適于該應力被施加到的晶體管之類型。根據一個例示實施例，可形成一個或多個間隔物，而呈現 諸如壓縮應力或拉伸應力等的特定類型之固有應力，以便增強各別通道區中之應變產生， 因而至少針對一種類型的晶體管而顯著地增強應力轉移機構，其中可去除其它類型的晶體 管之各別的間隔組件。可配合本發明揭示的主題而應用的其它應力轉移機構包括在晶體管 的源極/漏極區中形成應變誘發半導體合金。根據所使用的成分及元素，可在信道區中誘 發壓縮應力以及拉伸應力。根據例示實施例，可在各別的晶體管之上形成應力誘發層，其中 該應力誘發層可以是諸如介電接觸層或蝕刻終止層。其它的例示實施例采用應力記憶技 術，其中系將在能夠在退火期間抵抗至少部分的應力發展的覆蓋層之下的被預非晶化的區 域退火，而使本征應力發展且記憶在源極/漏極區中。 前文所揭示的特定實施例只是供舉例之用，這是因為熟悉此項技術者在參閱本發明的揭示之后，將可易于以不同但等效之方式修改及實施本發明。例如，可按照不同的順序 執行前文所述之工藝步驟。此外，除了在最后的申請專利范圍中所述者之外，本發明將不受 本說明書中示出的結構或設計細節之限制。因而顯然可改變或修改前文揭示的特定實施 例，且將所有此類的變化視為在本發明的范圍及精神內。因此，本發明所尋求的保護系如最 后的申請專利范圍所提出者。
權利要求
一種方法，包括下列步驟提供襯底(101)；該襯底(101)具有晶體管(110)的柵極電極(105)，該柵極電極(105)之上設有預非晶化注入阻擋材料(132)；該襯底(101)具有該晶體管(110)的無該預非晶化注入阻擋材料(132)的源極/漏極區(112)；以及使該襯底(101)接受預非晶化注入工藝(135)，以預非晶化該源極/漏極區(112)的至少一部分，同時阻擋該柵極電極(105)接受該預非晶化注入工藝(135)。
2.如權利要求1所述的方法，其中，提供該襯底(101)的步驟包括下列步驟提供具有柵極絕緣層(106A)的該襯底(101)；在該柵極絕緣層(106A)之上，形成柵極電極材料層(105A)；在該柵極電極材料層(105A)之上，形成該預非晶化注入阻擋材料(132)；以及圖案化 該預非晶化注入阻擋材料(132)及該柵極電極材料層(105A)，從而將在該柵極電極(105) 之上的該預非晶化注入阻擋材料(132)提供給柵極電極(105)。
3.如權利要求2所述的方法，其中，圖案化該預非晶化注入阻擋材料(132)的步驟包括 下列步驟在該預非晶化注入阻擋材料(132)之上，形成掩膜(133)，該掩膜(133)位于該柵極電 極(105)之上；以及去除并未被該掩膜(133)覆蓋的區域中的該預非晶化注入阻擋材料(132)及該柵極電 極材料層(105A)，從而將在該柵極電極(105)之上的該預非晶化注入阻擋材料(132)以及 在該預非晶化注入阻擋材料(132)之上的該掩膜(133)提供給該柵極電極(105)。
4.如權利要求1所述的方法，進一步包括下列步驟將摻雜劑(142)注入至少部分地被預非晶化的該源極/漏極區(112)中；以及將該源極/漏極區(112)退火。
5.如權利要求4所述的方法，進一步包括下列步驟去除該預非晶化注入阻擋材料(132)；以及在該源極/漏極區(112)及該柵極電極(105)的每一個之上，形成金屬硅化物(114)。
6.如權利要求1所述的方法，進一步包括在使該襯底(101)接受預非晶化注入(135) 之后，在該柵極電極(105)的側壁處形成側壁間隔物(111)。
7.如權利要求6所述的方法，其中，形成該側壁間隔物(111)的步驟包括下列步驟在該柵極電極(105)之上，形成側壁間隔物材料層(139)；以及執行用來各項異性地蝕刻該側壁間隔物材料層(139)的各項異性蝕刻工藝(140)，以 提供該側壁間隔物(111)，其中通過該各項異性蝕刻工藝(140)去除該預非晶化注入阻擋 材料(132)。
8.如權利要求6所述的方法，進一步包括將摻雜劑(142)注入到該源極/漏極區 (112)中，以及將該側壁間隔物(111)作為掩膜，用以產生該源極/漏極區(112)中的所需 的摻雜劑分布(141)。
9.如權利要求6所述的方法，其中，通過中間襯墊(109)將該側壁間隔物(111)與該柵 極電極(105)及該源極/漏極區分隔。
10.如權利要求6所述的方法，其中，該側壁間隔物(111)在該柵極電極(105)之下的 通道區(113)中誘發本征應力。
11.如權利要求1所述的方法，進一步包括在該晶體管(110)之上，形成應力誘發層 (117)，該應力誘發層(117)在該柵極電極(105)之下的通道區(113)中誘發應力。
12.如權利要求11所述的方法，其中，該應力誘發層(117)是介電接觸層或蝕刻終止層。
13.如權利要求11所述的方法，進一步包括在形成該應力誘發層(117)之前，先自該 柵極電極(105)去除側壁間隔物(111)。
14.如權利要求1所述的方法，其中，該源極/漏極區(112)包括應力誘發區，用以在該 柵極電極(105)之下的該晶體管(110)的通道區(113)中誘發應力。
15.如權利要求1所述的方法，進一步包括下列步驟在該源極/漏極區(112)之上，形成覆蓋層(143)；將該被預非晶化的區域(136)退火，其中該覆蓋層(143)因該被預非晶化的區域(136) 的該退火而減少體積改變；以及自該源極/漏極區(112)去除該覆蓋層(143)。
16.如權利要求1所述的方法，其中，該襯底(101)包括N型晶體管(110n)及P型晶 體管(110p)的柵極電極(105)，且該預非晶化注入阻擋材料(132)在該N型晶體管(110n) 及該P型晶體管(110p)的該柵極電極(105)之上。
17.如權利要求1所述的方法，其中該柵極電極(105)是第一晶體管(110)的柵極電極；該源極/漏極區(112)是第一晶體管(110)的源極/漏極區(112)；該襯底(101)具有無該預非晶化注入阻擋材料(132)的第二晶體管(110)的柵極電極 (105)；該襯底(101)具有該第二晶體管(110)的源極/漏極區(112)，該第二晶體管(110)的 該源極/漏極區(112)無該預非晶化注入阻擋材料(132)；以及使該襯底(101)接受預非晶化注入(135)的步驟包括下列步驟使該襯底(101)接受 該預非晶化注入(135)，以將該第一晶體管(110)及該第二晶體管(110)的該源極/漏極 區(112)的至少一部分預非晶化，將該第二晶體管(110)的該柵極電極(105)的至少一部 分預非晶化，且保持該第一晶體管(110)的該柵極電極(105)不被預非晶化。
18.如權利要求17所述的方法，其中，該第一晶體管(110)及該第二晶體管(110)的其 中之一是N型晶體管，且該第一晶體管(110)及該第二晶體管(110)的另一個是P型晶體 管。
19.一種方法，包括選擇性地預非晶化晶體管(110)的源極/漏極區(112)，同時阻止 該晶體管(110)的柵極電極(105)的預非晶化。
全文摘要
本發明提供了一種選擇性地預非晶化晶體管的源極/漏極區且同時阻止該晶體管的柵極電極的預非晶化的技術。例示實施例包含在柵極電極之上形成預非晶化注入阻擋材料。另外的例示實施例包含使用各種應力源而在通道區中誘發應變。
文檔編號H01L21/336GK101809713SQ200880022836
公開日2010年8月18日 申請日期2008年6月30日 優先權日2007年6月29日
發明者A·莫里, A·魏, M·連斯基, R·博施克 申請人:格羅方德半導體公司