微電子工件及用于使用所述工件制造微電子裝置的方法

專利名稱：微電子工件及用于使用所述工件制造微電子裝置的方法
技術領域：
本發明涉及微電子工件及用于使用所述工件制造微電子裝置的方法。
背景技術：
半導體裝置及其它類型的微電子裝置可包含附接到陶瓷芯片載體、有機印刷電路 板、引線框架或其它類型的插入結構的微電子裸片。可使用直接芯片附接(DCA)、 倒裝芯片接合或線接合將裸片附接到插入結構，以將所述裸片中的集成電路電連接到 插入結構的接線。舉例來說，典型的DCA或倒裝芯片方法包含將非常小的導電材料 (例如，焊料)凸塊或球沉積到裸片的觸點上。接著，將所述凸塊連接到插入結構上 的對應觸點或墊。
舉例來說，圖1是包含經定位以附接到襯底30的微電子裸片20的常規倒裝芯片 組合件10的一部分的部分示意性等角圖解。裸片20包含沿裸片20的有源側布置成陣 列的多個導電凸塊22。襯底30包含前表面31及由前表面31攜載的介電掩模或層32。 介電掩模32包含在長度方向上沿掩模32的中間部分延伸的孔口或開口 34。襯底30 還包含多個觸點或跡線36，其位于前表面31處且布置成至少部分地對應于裸片20上 的導電凸塊22的所述布置的圖案。將焊料球38或其它導電耦合器安置在每一觸點36 上。可穿過孔口 34接近觸點36或焊料球38以耦合到對應的導電凸塊22。更具體地 說，在附接期間，將裸片20反轉或"倒裝"以使承載導電凸塊22的有源側與襯底30 上的對應焊料球38及/或觸點36疊加，且使用適合的回流工藝以電方式及機械方式將 裸片20連接到襯底30。接著可將底填充材料(未顯示)安置在裸片20與襯底30之 間的間隙以保護組件免受環境因素(例如，濕氣、微粒、靜電及物理碰撞)的影響并 增強裸片20到襯底30的機械附接。
通常，通過沿倒裝芯片裝置的一個或兩個側注射底填充材料，并通過毛細管效應 將底填充材料抽吸到間隙中而使底填充材料分散到間隙中。然而，上述方法的一個潛 在缺陷是其可導致裸片20與襯底30之間的脆弱機械連接。舉例來說，當底填充材料 流到所述組件之間的間隙中時，氣泡、氣穴及/或空隙可在底填充材料內形成。圍繞孔 口 34的溝槽區特別容易受此類空隙的影B向，因為需要大體積的底填充材料來填充此區
域。在后續高溫工藝期間，被捕集于這些區中的空氣可膨脹且迫使裸片20遠離襯底 30，從而損壞這些組件之間的機械連接及/或電連接。此方法的另一缺陷是底填充方法 可能非常地耗費時間，因為裸片20與襯底30之間的相當大的間隙要花費時間填充，且間隙中的所述體積的填充材料要花費時間固化。這會顯著增加制造所述組合件所需 的總時間。
上述方法的另一缺陷是并不是所有的焊料球38均可與裸片20的對應導電凸塊 22接觸。舉例來說，焊料球38通常必須是相當大(例如，約80um)以延伸于凸塊 22與對應觸點36之間。然而，在一些情形中，焊料球38中的一些焊料球可能是畸形 或小于正常形狀，且因此這些焊料球38與對應導電凸塊22之間可存在間隙。在回流 工藝期間，此間隙可不密封且結果可以是裸片的導電凸塊22與對應的焊料球38及觸 點36之間的開路。
鑒于上述潛在缺陷，現有工藝耗費時間且可形成至少一些有故障的經封裝裝置。 為增加此類裝置的制造工藝的效率及總產量，可需要增加所述微電子裸片與其所附接 到的結構之間的機械連接及電連接兩者的穩健性。

發明內容


圖1是根據現有技術的一個方面配置的常規倒裝芯片組合件的部分示意性等角圖解。
圖2A是根據本發明實施例配置的微電子工件的一部分的部分示意性等角圖解。 圖2B是在微電子裸片附接到工件的情形下大致沿圖2A的線2B到2B截取的側 橫截面圖。
圖3A到3C圖解說明用于形成根據本發明實施例配置的微電子工件的方法中的 各階段。
圖4A到4C圖解說明用于根據本發明另一實施例配置的微電子工件的方法中的 各階段。
圖5是根據本發明又一實施例配置的微電子工件的部分示意性側橫截面圖。 圖6是其中可合并有微電子工件的系統的示意性圖解。
具體實施例方式
下文參照微電子工件及用于使用所述工件制造微電子裝置的方法描述本發明的 數個實施例的特定細節。下文所描述的微電子裝置包含附接到支撐構件的單個微電子 裸片，但在其它實施例中，所述微電子裝置可具有電耦合到支撐構件的兩個或兩個以 上的經堆疊微電子裸片。所述微電子裝置可包含(例如)微機械組件、數據存儲元件、 光學器件、讀取/寫入組件或其它特征。所述微電子裸片可以是SRAM、 DRAM(例如，DDR-SDRAM)、快閃存儲器(例如，NAND快閃存儲器)、處理器、成像器及其它 類型的裝置。襯底可以是半導電件(例如，經摻雜硅晶片、砷化鎵晶片或其它半導體 晶片)、不導電件(例如，各種陶瓷襯底)或導電件。此外，本發明的數個其它實施 例可具有與本章節中所描述的配置、組件或程序不同的配置、組件或程序。因此，所 屬領域的技術人員將相應地理解，本發明可具有帶有額外元件的其它實施例，或本發 明可具有不帶有下文參照圖2A到圖6顯示并描述的元件中的數個元件的其它實施例。
圖2A是根據本發明實施例配置的微電子工件100的一部分的部分示意性等角圖 解。更具體地說，圖2A圖解說明處于半導體組件已附接到工件100之前的中間處理 階段的工件100。在先前的處理步驟中，已在工件100上及/或工件100中形成了若干 結構。舉例來說，工件100可包含襯底110，其具有第一側112、延伸遠離第一側 112的凸出部或脊116;及多個導電跡線120，其安置在襯底110上及/或襯底110中。 一個或一個以上導電跡線120在凸出部116上方延伸或否則由凸出部116攜載。導電 跡線120是在襯底110上布置成所需圖案且經配置以向及/或從附接到工件100的一個 或一個以上外部裝置傳輸信號的導電線。工件IOO進一步包含安置在襯底110上及導 電跡線120的至少一部分上方的保護涂層或層130 (例如，焊料掩模)。保護涂層130 在距襯底110的第一側112的所需距離處具有外表面132 (例如，上部表面)。更具 體地說，如下文更詳細地論述，外表面132可至少部分地對應于凸出部116的高度形 成于距第一側112的一距離處，以使外表面132與由凸出部116攜載的導電跡線120 的一個或一個以上部分(在圖2A中顯示為經暴露導電接合位點或跡線部分120a)的 外表面121大約共面或齊平。
圖2B是在其中己以倒裝芯片配置將微電子裸片140以物理方式及電方式耦合到 工件100的對應導電跡線120以形成經封裝微電子裝置190的后續處理階段時大致沿 圖2A的線2B到2B截取的工件100的側橫截面圖。裸片140可以是處理器、存儲器 裝置(例如，DRAM或快閃存儲器裝置)、成像器、傳感器、濾波器或其它類型的微 電子裝置。裸片140可包含集成電路142 (示意性地顯示)、電耦合到集成電路142 的多個端子144 (僅以虛線顯示一個端子)及從對應端子144凸出的多個導電凸塊或 螺柱凸塊146。導電凸塊146經配置以嚙合保護涂層130的外表面132處的經暴露接 合位點120a，從而以電方式及物理方式將裸片140耦合到工件100。在數個實施例中， 裝置l卯可進一步包含安置在裸片140與工件100之間的底填充材料160以幫助將裸 片140附接到工件100并保護導電凸塊146及對應接合位點120a免受污染(例如，濕 氣、微粒等等)。
如先前所論述(且如圖2A及2B兩者中所示)，保護涂層130的外表面132與 凸出部116上的接合位點120a的外表面121大約共面或齊平。與先前參照圖1描述的 常規倒裝芯片組合件(其在支撐構件的外表面中包含孔口或溝槽)不同，跨越工件100 的整個上部部分的大體平面表面減少或消除了氣泡、氣穴及/或空隙在底填充材料160 內形成的機會，因為工件100的上部表面上不存在需要過量底填充材料160的大空腔或開放空間。通過減少填充所述組件之間的間隙所需的底填充材料160的量，還減少 了底填充材料160中出現空隙的可能性。
與常規倒裝芯片裝置相比，上文所描述的微電子裝置190的數個實施例可提供改 進的封裝可靠性及穩健性。如先前所論述，常規倒裝芯片組合件中，被捕集于底填充 材料內的空隙或空腔中的空氣可膨脹且迫使裸片遠離襯底，從而損壞這些組件之間的 機械連接及/或電連接。此又常常導致此類裝置的故障或失靈。然而，在圖2B中所示 的裝置l卯中，工件100的大體平面上部表面顯著減少了可形成此類空隙的可能性， 由此減少及/或消除裝置190中的所述機械連接及/或電連接失敗的傾向。
上文參照圖2A及圖2B描述的微電子裝置190的實施例包含具有第一側112及 延伸遠離第一側112的凸出部116的支撐構件110。裝置190還包含位于支撐構件110 的第一側112處的多個導電跡線120。導電跡線120中的一些導電跡線包含接合位點 120a,所述接合位點120a由凸出部116攜載且在距支撐構件110的第一側112的第一 距離處具有外表面121。裝置190進一步包含沉積在支撐構件110的第一側112及導 電跡線120的至少一部分上方的保護涂層130。保護涂層130在距支撐構件110的第 一側112的第二距離處具有主要外表面132。所述第二距離與所述第一距離大約相同， 使得保護涂層130的外表面132與由凸出部116攜載的接合位點120a的外表面121大 體共面。
在圖2A及圖2B中所圖解說明的實施例中，完成工件100的形成。下文所描述 的圖3A到5圖解說明微電子工件及用于形成所述工件的方法的各種實施例。雖然以 下描述顯示工件未附接到半導體組件(例如，微電子裸片)或其它外部裝置，但將了 解，下文所描述的工件可以電方式及物理方式耦合到各種不同的半導體組件。
圖3A到3C圖解說明根據本發明實施例的用于形成微電子工件100的方法中的 各階段。更具體地說，圖3A是工件100在已將任何外部材料沉積在襯底110上或以 其它方式附接到襯底110之前的初始階段時的部分示意性等角圖。襯底110可包含第 一側112及背對第一側112的第二側114。襯底110可包含插入物襯底、印刷電路板、 引線框架或另一適合的支撐構件。襯底110可由聚合材料(例如，樹脂、硅酮等等)、 不同于聚合材料的有機材料或其它適合的非陶瓷介電材料構成。舉例來說，可基于將 針對其使用所得微電子裝置的特定應用選擇用于襯底110的材料。
在先前處理步驟中，己在襯底110的第一側112處形成凸出部116。如圖3A中 所示，凸出部116是在長度方向上沿襯底110的中間部分延伸的脊或支座。在此實施 例中，凸出部116是襯底110的整體組件且由與襯底110相同的材料構成。然而，在 其它實施例中，凸出部116可不與襯底110成整體及/或可由不同于襯底110的材料構 成，如下文參照圖4A到4C的更詳細描述。可使用沖壓工藝、壓縮模制工藝、沉積工 藝或另一適合的技術在第一側112處形成凸出部116。凸出部116可至少部分地基于 待附接到工件100的裝置或組件的配置、構成襯底110的材料及/或襯底110上的導電 跡線(未顯示)的所需配置而具有各種不同的形狀及配置。舉例來說，凸出部116的高度可依安置在襯底110上的導電跡線(未顯示)的特定配置(例如，厚度等等)而 變化。
接下來參照圖3B，將導電層124 (例如，金屬層)沉積到襯底110的第一側114 上并將其圖案化且蝕刻以形成導電跡線120。導電層124可由Cu、 Au、 Ag、 Al、 Pd 及/或具有所需性質的另一適合材料或材料組合構成。可依據所述材料的組成及/或襯底 110的配置使用各種不同技術(例如、沖壓、物理氣相沉積(PVD)、電鍍、化學氣 相沉積(CVD)等等)將導電層124施加到襯底110上。
如上文所論述，導電跡線120是導電線，所述導電線在襯底110上布置成各種不 同的圖案且可形成于所述襯底的第一側112上及/或第一側112中以及凸出部116的上 方。出于圖解說明的目的，圖2B中的導電跡線120顯示為一系列大體平行的條帶或 脊且包含個別跡線之間的多個填隙區。然而，在其它實施例中，導電跡線120可在襯 底110上具有各種其它配置及/或布置。
圖3C是圖解說明在襯底110的第一側112處形成保護涂層130 (例如，焊料掩 模)之后工件100的一部分的側橫截面圖。保護涂層130通常由介電材料構成且可使 用沉積工藝(例如，CVD或PVD)、三維立體光刻工藝、旋涂技術、噴涂技術、模 制或其它工藝將其沉積到襯底U0上。一起參照圖3B及圖3C，保護涂層130可(a) 填充個別導電跡線120之間的填隙區以使每一跡線120電絕緣，及(b)覆蓋襯底110 的第一側112及導電跡線120的經暴露部分并保護其免受環境因素(例如，濕氣、微 粒、物理損壞等等)的影響。
如先前所論述，保護涂層130在距襯底110的第一側112的所需距離處具有外表 面132。可通過使用化學-機械平面化或另一適合的研磨工藝平面化保護涂層130而在 距第一側112的精確距離處形成外表面132。然而，在數個實施例中，可在沉積工藝 中在距襯底130的所需距離處形成外表面132而不平面化或研磨保護涂層130。
如圖3C中所圖解說明，凸出部116與接合位點120a組合以在襯底110的前側112 以上具有高度H。因此，保護涂層130形成有對應的厚度T，使得保護涂層130的外 表面132與接合位點120a的外表面121大約共面或齊平。以此方式，工件100具有跨 越整個工件100的大體均勻的橫截面尺寸，且工件100的上部表面中不存在大的空腔、 溝槽或凹處。
然而，在其它實施例中，保護層130可具有略微凹入或處于接合位點120a的外 表面121以下的外表面132a (以虛線顯示)。雖然外表面B2a與外表面121在此類 實例中并非精確地共面，但所述兩個表面之間不存在實質差異。因此，跨越整個工件 100的上部表面是大體平面的且不包含可能需要大量底填充材料的任何大空腔或開 口。因此，如本文中所使用，術語"大體平面"可定義為(a)大致平面及/或(b) 在平面度上具有某一微小偏差(例如，在個別接合位點120a的厚度內)。
圖4A到4C圖解說明用于形成根據本發明另一實施例配置的微電子工件的方法 中的各階段。更具體地說，圖4A是工件200在所述工藝的初始階段時的部分示意性側橫截面圖。工件200可包含襯底210，所述襯底210具有第一側212及背對第一側 212的第二側214。襯底210可由與上文參照圖3A論述的襯底110類似的材料構成。 然而，在其它實施例中，襯底210可由其它材料構成。襯底210與上文參照圖3A描 述的襯底110的不同之處在于襯底210不包含像襯底110的凸出部116那樣的整體凸 出部。而是，如下文所論述，凸出部是使用與構成襯底210的材料不同的材料而形成 于襯底210上。
在先前的處理步驟中，己將導電層220沉積到襯底210的第一側212上。導電層 220可包含Cu、 Au、 Ag、 Al、 Pd或其它適合的導電材料。可使用與上文參照圖3B 描述的用于沉積導電層124的工藝類似的工藝將導電層220沉積到襯底210上。在沉 積導電層220之后，將第一掩模222施加在導電層220上方并圖案化，如圖4A中所 示。第一掩模222可以是根據待形成于襯底上的凸出部或脊的所需配置而圖案化的抗 蝕劑層或另一適合的光活化材料層，如下文的更詳細描述。
接下來參照圖4B，使用第一蝕刻工藝來蝕刻導電層220以在襯底210的中間部 分處形成凸出部或脊216。凸出部216可具有與上文參照圖2A到3C描述的凸出部116 類似的尺寸。舉例來說，凸出部216的外表面217 (例如，上部表面)可具有距襯底 210的第一側212的一距離，所述距離類似于凸出部116的外表面與襯底110的第一 側112之間的距離(如圖2B中最佳所見)。然而，在其它實施例中，凸出部216可 具有不同的尺寸及/或不同的配置。在蝕刻導電層220之后，將第二掩模224施加在導 電層220的上方并圖案化。可根據(a)襯底210的第一側212處的導電跡線或導電線 的所需布置以及(b)凸出部216上的導電接合位點的所需布置來圖案化第二掩模224。 在圖案化第二掩模224之后，使用第二蝕刻工藝來蝕刻導電層220以在襯底210上形 成多個導電跡線226且在凸出部216上形成多個接合位點226a。所述第二蝕刻工藝選 擇性地從導電層220 (但不從襯底210)移除材料。因此，襯底210可充當所述第二蝕 刻工藝的蝕刻終止層。
接下來參照圖4C，將保護涂層或層230 (例如，焊料掩模)沉積到工件200上及 導電跡線226上方。保護涂層230可大體類似于上文所描述的保護涂層130。舉例來 說，保護涂層230可包含外表面232，所述外表面232是使用平面化工藝或另一適合 的技術在距襯底210的第一側212的精確距離處而形成以使外表面232與凸出部216 的外表面217大體共面。因此，工件200具有大體平面且平滑的上部表面，其不包含 任何大的開口、凹陷或空腔。
圖5是根據本發明又一實施例配置的微電子工件300的部分示意性側橫截面圖。 在圖2A到3C及圖5中，相同的參考編號指代相同的組件。工件300與上文所描述的 工件100及200的不同之處在于工件300包含附接到對應的接合位點或跡線部分120a 的一個或一個以上導電耦合器或元件302 (僅顯示一者)。舉例來說，導電耦合器302 可包含金凸塊或"矛形物"、焊料球、導電膏或另一適合的導電元件。導電耦合器302 是可選元件，在一些實施例中可能不包含在內。在后續處理步驟中，可以倒裝芯片配置將微電子裸片或其它半導體組件(未顯示)附接到工件200 (圖4C)或工件300。
可將上文參照圖2A到圖5描述的經封裝微電子裝置中的任一者并入到無數較大 及/或較復雜系統中的任一者中，其代表性實例是圖6中示意性顯示的系統600。系統 600可包含處理器602、存儲器604 (例如，SRAM、 DRAM、快閃及/或其它存儲器裝 置)、輸入/輸出裝置606及/或其它子系統或組件608。上文參照圖2A到圖5描述的 微電子裝置可包含于圖6中所示組件中的任一者中。所得系統600可執行各種各樣的 計算、處理、存儲、感測、成像及/或其它功能中的任一者。因此，代表性系統600包 含(但不限于)計算機及/或其它數據處理器，例如，臺式計算機、膝上型計算機、 因特網器具、手持式裝置(例如掌上型計算機、可佩戴式計算機、蜂窩或移動電話、 個人數字助理等等)、多處理器系統、基于處理器或可編程的消費電子裝置、網絡計 算機及微型計算機。其它代表性系統600包含相機、光或其它輻射傳感器、服務器及 相關聯的服務器子系統、顯示裝置及/或存儲器裝置。系統600的組件可容納于單個單 元中或分布在多個互連單元上(例如，通過通信網絡)。因此，系統600的組件可包 含本地及/或遠程存儲器存儲裝置及各種各樣的計算機可讀媒體中的任一者。
依據前文所述，將了解，本文己出于圖解說明目的描述了本發明的特定實施例， 但可在不背離本發明的情況下作出各種修改。舉例來說，前述實施例中的任一者的特 定元件可組合或替代其它實施例中的其它元件。明確地說，例如，除上文所描述的凸 出部116及216之外，工件上的凸出部或脊還可具有其它尺寸、形狀及/或配置。因此， 本發明不受除所附權利要求書之外的任何限制。
權利要求
1、一種微電子組合件，其包括支撐構件，其具有第一側及延伸遠離所述第一側的凸出部；多個導電跡線，其位于所述支撐構件的所述第一側處，其中所述導電跡線中的至少一些導電跡線包含由所述凸出部攜載的導電接合位點，所述接合位點在距所述支撐構件的所述第一側的第一距離處具有外表面；及保護涂層，其沉積在所述支撐構件的所述第一側及所述導電跡線的至少一部分的上方，所述保護涂層在距所述支撐構件的所述第一側的第二距離處具有主要外表面，其中所述第二距離與所述第一距離大約相同，且其中所述保護涂層的所述外表面與由所述凸出部攜載的所述接合位點的所述外表面大體共面。
2、 如權利要求1所述的組合件，其進一步包括以倒裝芯片配置附接到所述支撐 構件的微電子裸片，其中所述裸片包含電耦合到對應接合位點的所述外表面的多個端 子。
3、 如權利要求2所述的組合件，其中所述微電子裸片包括處理器、存儲器裝置、 成像器、濾波器或傳感器中的一者。
4、 如權利要求2所述的組合件，其進一步包括介于所述支撐構件與所述微電子 裸片之間的底填充材料。
5、 如權利要求2所述的組合件，其進一步包括附接到對應接合位點的所述外表 面的多個導電耦合器，且其中所述微電子裸片的所述端子電耦合到所述相應的導電耦 合器。
6、 如權利要求1所述的組合件，其中所述凸出部包括在長度方向上沿所述支撐 構件的所述第一側的中間部分延伸的脊。
7、 如權利要求1所述的組合件，其中所述凸出部與所述支撐構件成整體。
8、 如權利要求1所述的組合件，其中所述支撐構件具有第一組成且所述凸出部 具有與所述第一組成至少大體相同的第二組成。
9、 如權利要求1所述的組合件，其中所述支撐構件具有第一組成且所述凸出部 具有不同于所述第一組成的第二組成。
10、 如權利要求9所述的組合件，其中所述凸出部包括安置在所述支撐構件的所 述第一側上的一定體積的導電材料，所述體積的導電材料至少部分地界定在長度方向 上沿所述支撐構件的所述第一側的中間部分延伸的支座。
11、 如權利要求9所述的組合件，其中所述接合位點具有與所述凸出部的所述第 二組成至少大體相同的第三組成。
12、 如權利要求1所述組合件，其中所述多個導電跡線由Cu、 Au、 Ag、 Al及 Pd中的至少一者構成。
13、 如權利要求1所述的組合件，其中所述保護涂層包括沉積到襯底上及所述導 電跡線的至少一部分上方的焊料掩模。
14、 如權利要求1所述的組合件，其中所述支撐構件包括插入物襯底。
15、 一種經封裝的微電子裝置，其包括-微電子工件，所述工件包含一插入物襯底，其具有第一側、背對所述第一側的第二側及延伸遠離所述第一 側的支座；多個導電跡線，其位于所述插入物襯底的所述第一側處，其中所述導電跡線 中的至少一些導電跡線包含由所述支座攜載的導電接合位點；及焊料掩模，其沉積在所述插入物襯底的所述第一側及所述導電跡線的上方， 其中可在所述焊料掩模的外表面處接近由所述支座攜載的所述接合位點的至少一 部分，且其中所述相應接合位點的所述可接近部分與所述焊料掩模的所述外表面 大體齊平；微電子裸片，其以倒裝芯片配置耦合到所述工件，所述微電子裸片包含電耦合到 所述焊料掩模的所述外表面處的對應可接近接合位點的多個端子；及 填充材料，其介于所述工件與所述微電子裸片之間。
16、 如權利要求15所述的經封裝的微電子裝置，其中所述工件具有跨越所述整 個工件的大體均勻的橫截面形狀。
17、 如權利要求15所述的經封裝的微電子裝置，其中所述支座具有平頂金字塔 形橫截面形狀。
18、 如權利要求15所述的經封裝的微電子裝置，其中所述支座包括具有經定位 以攜載所述接合位點中的至少一些接合位點的大體扁平上部表面的脊，且其中所述脊 在長度方向上延伸跨越所述插入物襯底的所述第一側的至少一部分。
19、 如權利要求15所述的經封裝的微電子裝置，其中所述支座、所述多個導電 跡線及所述接合位點是由相同材料構成的整體組件。
20、 一種系統，其包括-處理器及存儲器裝置中的至少一者，其中所述處理器及所述存儲器裝置中的至少 一者包含半導體組件，所述半導體組件包括一插入物襯底，其具有第一側及延伸遠離所述第一側的凸出部； 多個導電線，其位于所述支撐構件的所述第一側處，其中所述導電線中的至少 一些導電線包含由所述凸出部攜載的導電接合位點；介電層，其沉積在所述插入物襯底的所述第一側及所述導電線的上方，所述介 電層具有大體平面的主要外表面，其中所述接合位點中的至少一些接合位點暴露在所述介電層的所述外表面處且與所述介電層的所述外表面大體齊平；及微電子裸片，其具有以物理方式及電方式耦合到所述接合位點在所述介電層的 所述外表面處的對應經暴露部分的多個導電凸塊。
21、 如權利要求20所述的系統，其中所述微電子裸片以倒裝芯片配置耦合到所述插入物襯底。
22、 如權利要求20所述的系統，其進一步包括附接到所述接合位點在所述介電 層的所述外表面處的所述經暴露部分的多個金凸塊，且其中所述裸片的所述導電凸塊 附接到對應金凸塊。
23、 一種形成微電子組合件的方法，所述方法包括 在支撐構件的第一側處構造支座，其中所述支座延伸遠離所述第一側； 在支撐構件的所述第一側處形成多個導電跡線，其中所述導電跡線的至少一部分包含由所述支座攜載的接合位點；及在所述支撐構件的所述第一側及所述導電跡線的至少一部分上方形成保護涂層， 所述保護涂層具有大體平面的主要外表面，且其中由所述支座攜載的所述接合位點的 至少一部分暴露在所述保護涂層的所述外表面處且與所述保護涂層的所述外表面大體 齊平。
24、 如權利要求23所述的方法，其進一步包括將微電子裸片上的多個導電凸塊 附接并電耦合到所述保護涂層的所述外表面處的對應經暴露接合位點。
25、 如權利要求24所述的方法，其中將所述微電子裸片附接并電耦合到所述接 合位點包括以倒裝芯片配置附接所述裸片。
26、 如權利要求24所述的方法，其進一步包括在附接并電耦合所述微電子裸片 與所述支撐構件之后，在所述微電子裸片與所述支撐構件之間施加填充材料。
27、 如權利要求24所述的方法，其進一步包括將多個金凸塊附接到所述保護涂 層的所述外表面處的相應經暴露接合位點，且其中將所述微電子裸片附接并電耦合到 所述接合位點包括將所述微電子裸片上的所述導電凸塊耦合到對應的金凸塊。
28、 如權利要求22所述的方法，其中在支撐構件的第一側處構造支座包括構造 作為所述支撐構件的整體組件的支座。
29、 如權利要求28所述的方法，其中構造作為所述支撐構件的整體組件的支座 包括使用沖壓工藝、壓縮模制工藝及沉積工藝中的至少一者構造所述支座。
30、 如權利要求28所述的方法，其中在支撐構件的第一側處構造支座包括構造 由與所述支撐構件相同的材料構成的支座。
31、 如權利要求23所述的方法，其中在支撐構件的第一側處構造支座包括 將導電層沉積到所述支撐構件的所述第一側上；及 將抗蝕劑層施加到所述導電層上且蝕刻所述導電層以形成所述支座。
32、 如權利要求31所述的方法，其中所述抗蝕劑層是第一抗蝕劑層且所述蝕刻 工藝是第一蝕刻工藝，且其中在支撐構件的所述第一側處形成多個導電跡線包括在所述第一蝕刻工藝之后將第二抗蝕劑層沉積在所述導電層上；及 用第二蝕刻工藝蝕刻所述導電層以(a)在所述支撐構件的所述第一側處形成所 述多個導電跡線，及(b)形成由所述支座攜載的所述對應接合位點。
33、 如權利要求23所述的方法，其中在支撐結構的所述第一側處形成多個導電 跡線包括形成由Cu、 Au、 Ag、 Al及Pd中的至少一者構成的多個導電跡線。
34、 如權利要求23所述的方法，其中在支撐構件的第一側處構造支座包括在插 入物襯底的第一側處構造支座。
35、 如權利要求23所述的方法，其中在所述支撐構件的所述第一側上方形成保 護涂層包括在所述支撐構件的所述第一側上方形成焊料掩模。
36、 如權利要求23所述的方法，其進一步包括在將所述保護涂層施加到所述支 撐構件之后平面化所述保護涂層的上部表面以在所述支撐構件的所述第一側上面的所 需高度處形成所述上部表面。
37、 如權利要求23所述的方法，其中在所述支撐構件的所述第一側上方形成保 護涂層包括使用氣相沉積工藝、三維立體光刻工藝、旋涂技術、噴涂技術及模制工藝 中的至少一者形成所述保護涂層。
全文摘要
本發明揭示微電子工件及用于使用所述工件制造微電子裝置的方法。在一個實施例中，微電子組合件包括具有第一側及延伸遠離所述第一側的凸出部的支撐構件。所述組合件還包含位于所述支撐構件的所述第一側處的多個導電跡線。所述導電跡線中的一些導線跡線包含接合位點，所述接合位點由所述凸出部攜載且在距所述支撐構件的所述第一側的第一距離處具有外表面。所述組合件進一步包含沉積在所述支撐構件的所述第一側及所述導電跡線的至少一部分上方的保護涂層。所述保護涂層在距所述支撐構件的所述第一側的第二距離處具有主要外表面。所述第二距離與所述第一距離大約相同，使得所述保護涂層的所述外表面與由所述凸出部攜載的所述接合位點的所述外表面大體共面。在數個實施例中，可以倒裝芯片配置將微電子裸片耦合到由所述凸出部攜載的對應接合位點。
文檔編號H01L23/13GK101627471SQ200880007270
公開日2010年1月13日 申請日期2008年3月4日 優先權日2007年3月9日
發明者凱文·W·赫托 申請人:美光科技公司