專利名稱：形成具有量子阱溝道的非平面晶體管的制作方法
形成具有量子阱溝道的非平面晶體管
背景技術：
通過在元素硅(Si)襯底上開發薄膜弛豫的晶格常數III-V半導體可
以實現多種電子和光電子器件。能夠實現ni-v材料性能優點的表面層可
以承載各種高性能電子器件，例如，用諸如但不限于銻化銦(InSb)、砷化 銦鎵(InGaAs)和砷化銦(InAs)等的極高遷移率材料制造的互補金屬氧 化物半導體(CMOS)和量子阱(QW)晶體管。盡管已經將這種高遷移率QW 溝道結合到平面晶體管中，但尚未將它們結合到非平面晶體管中。
圖1是根據本發明實施例的器件結構的截面圖。 圖2是根據本發明實施例的結構的能帶圖。 圖3是根據本發明實施例的方法的流程圖。
具體實施例方式
在各實施例中，可以將高遷移率應變量子阱(QW)溝道結合到諸如非 平面金屬氧化物半導體場效應晶體管(MOSFET)等的非平面結構中。這種 非平面晶體管包括形成于下方氧化物層上的硅結構或鰭，接著可以在硅鰭 周圍形成柵極結構。通過這種方式，可以實現具有極好靜電控制的高遷移 率溝道，以進行最終的溝道長度縮放。此外，可以同時引入拉伸應變和壓 縮應變，以利用共同的材料內核分別優化n溝道MOSFET (麗OS)的硅中的 電子輸運和P溝道MOSFET (PMOS)的鍺(Ge)中的空穴輸運。此外，正確 而充分大的導電性和價帶偏移提供了電子和空穴的約束。利用實施例，可 以利用常規疊置工程學形成晶體管器件，因為可以由硅形成最外面的內核 層，以允許在其上形成柵極疊置體。
現在參考圖1，其示出了根據本發明實施例的器件結構10的截面圖。 如圖1所示，可以使用結構10在襯底30上形成麗OS或PMOS器件。在各實施例中，襯底30可以是高電阻率n或p型(100)偏離-取向Si襯底， 但本發明的范圍不受此限制。如圖1所示，接下來可以在襯底30上形成掩 埋氧化物層34。在各實施例中，可以由諸如二氧化硅(Si02)或其他氧化 物等的適當氧化物材料形成掩埋氧化物層34。
仍然參考圖1，接下來可以形成絕緣體上硅(SOI)層。具體而言，可 以沉積(或鍵合)SOI層并對其進行構圖以獲得SOI內核40， SOI內核是掩 埋氧化物層34上的非平面結構。注意，該SOI內核是由寬度遠小于掩埋氧 化物層34的范圍的硅鰭或窄條形成的。注意，該層也可以是發生應變的。 如圖1所示，壓縮應變QW層42可以被包覆在S01內核40周圍。在各實施 例中，QW層42可以是S01內核40上選擇性生長的Ge層。可以通過氣相沉 積方法進行生長，且厚度范圍可以從l納米(nm) -20nm。接下來，可以在 QW層42上形成拉伸應變Si層44。在各實施例中，可以選擇性生長Si層 44，以包覆在QW層42周圍。可以通過氣相沉積方法進行生長，且厚度范 圍可以從lnm-20nm。利用這種構造，空穴(電子)可以遷移并被約束在QW 層42之內，以實現高遷移率導通。
仍然參考圖1，接下來可以在Si層44上形成柵極電介質層46。在各 實施例中，可以利用原子層沉積(ALD)形成保形的柵極電介質層，從而包 覆在Si/Ge/S01形成的內核周圍。在各實施例中，可以利用低介電常數(低 k)材料，例如摻碳氧化物或其他這樣的電介質來形成柵極電介質層46。在 柵極電介質層46上可以形成柵電極層48。在各實施例中，可以使用ALD工 藝來形成保形的柵電極層48。注意，在各實施例中，可以將類似的或不同 的電極材料用于n溝道和p溝道M0SFET。
盡管以圖1的實施例中的這一特定的實施方式示出，但本發明的范圍 不限于此。例如，在其他實施例中，可以使用具有適當隔離的體Si襯底來 形成Si內核(即在給定的SOI襯底上方)。此外，除了由純Ge形成的QW 層之外，也可以利用發生壓縮應變的高Ge含量的硅鍺(SiGe)來形成QW 層。在各實施例中，Ge濃度可以介于大約10%和100%之間。通過這種方式， 可以為特定應用實現較厚的QW。盡管圖l中未示出，完全完成的器件還可 以包括由接觸層形成的源電極和漏電極。對于麗OS器件而言，接觸層可以 是n+摻雜的，而對于PMOS器件而言，接觸層可以是p+摻雜的。因此，在各實施例中，可以利用高遷移率材料形成非平面晶體管器件，
以形成高電子遷移率晶體管(HEMT)或高空穴遷移率晶體管(HHMT)或具 有高速度和低功耗的高空穴遷移率晶體管(HHMT)。這種器件可以具有小于 大約50nm的尺寸，開關頻率大約為562吉赫(GHz)。這種器件可能能夠工 作在大約0.5-1.0伏之間而沒有驅動電流的顯著減小的情況下。此外，實 施例可以在柵極長度上提供低于硅基器件的柵極延遲。
現在參考圖2，其示出了根據本發明實施例的結構的能帶圖。如圖2所 示，能帶圖通過頂部的線示出了導帶(即Ec)，通過下方的線示出了價帶(即 Ev)。從圖2的左側開始，形成可以為純硅的SOI層。在該層上方，可以形 成QW層，可以由壓縮應變鍺或硅鍺(SiGe)形成QW層。可以將QW溝道層 形成為比SOI內核具有更小的帶隙。在QW溝道層上方，可以形成上拉伸應 變硅層，在一些實施例中，該層可以具有比SOI內核小的帶隙，但具有比 QW溝道層大的帶隙。然后，如圖2所示，可以在硅層上方形成電介質層， 其具有比其他層更大的帶隙。如圖2所示，Ge層為空穴提供QW， Si層為電 子提供QW。
現在參考圖3，其示出了根據本發明實施例的方法的流程圖。如圖3所 示，可以通過在Si襯底上形成掩埋氧化物層(方框110)開始方法100。 接下來，可以在掩埋氧化物層上形成SOI內核(方框120)。例如，可以沉 積(或鍵合)硅層并對其進行構圖以形成SOI內核。然后可以在SOI內核 周圍包覆QW層(方框130)。例如，在一個實施例中，可以在SOI內核上生 長應變壓縮Ge或SiGe層。在QW層上方可以形成Si層，以包覆在QW層周 圍(方框140)。然后，可以在該結構上方形成柵極疊置體，其包括電介質 層和柵電極(方框150)。在各實施例中，可以執行ALD工藝以獲得保形的 柵極電介質層和保形的柵電極。通過這種方式，可以形成具有高遷移率的 非平面晶體管。
盡管已經針對有限數量的實施例描述了本發明，但本領域的技術人員 將從中想到很多修改和變化。所附權利要求意在覆蓋落在本發明的真實精 神和范圍之內的所有這種修改和變化。
權利要求
1、一種設備，其包括襯底；形成于所述襯底上的掩埋氧化物層；形成于所述掩埋氧化物層上的絕緣體上硅(SOI)內核，所述SOI內核由所述掩埋氧化物層上的硅鰭形成；以及包覆在所述SOI內核周圍的量子阱(QW)層，其中所述QW層是發生壓縮應變的。
2、 根據權利要求l所述的設備，其中所述QW層由硅鍺(SiGe)形成，且Ge濃度至少大約為10%。
3、 根據權利要求l所述的設備，還包括包覆在所述QW層周圍的硅層，其中所述硅層是發生拉伸應變的。
4、根據權利要求3所述的設備，還包括形成于所述硅層上方的柵極電介質層；以及形成于所述柵極電介質層上方的柵電極層。
5、 根據權利要求4所述的設備，其中所述設備包括非平面晶體管，其中所述量子阱層包括所述非平面晶體管的溝道。
6、 根據權利要求5所述的設備，其中所述非平面晶體管包括高電子遷移率晶體管(HEMT)或高空穴遷移率晶體管(HHMT)。
7、 一種方法，其包括在襯底上形成掩埋氧化物層；在所述掩埋氧化物層上形成絕緣體上硅(SOI)內核，所述SOI內核包括硅的窄條；形成包覆在所述SOI內核周圍的壓縮應變量子阱(QW)層；以及形成包覆在所述QW層周圍的硅層，其中所述硅層是發生拉伸應變的。
8、 根據權利要求7所述的方法，還包括形成Ge濃度至少大約為10%的硅鍺(SiGe) QW層。
9、 根據權利要求7所述的方法，還包括形成非平面晶體管，其中所述量子阱層包括所述非平面晶體管的溝道。
10、 根據權利要求9所述的方法，其中所述非平面晶體管包括高電子遷移率晶體管(HEMT)或高空穴遷移率晶體管(HHMT)。
11、 根據權利要求7所述的方法，還包括形成柵極電介質層，該柵極電介質層形成在所述硅層上方；以及在所述柵極電介質層上方形成柵電極層。
12、 根據權利要求ll所述的方法，還包括利用原子層沉積工藝形成所述柵極電介質層和所述柵電極層。
全文摘要
在一個實施例中，本發明包括一種設備，所述設備具有襯底；形成于所述襯底上的掩埋氧化物層；形成于所述掩埋氧化物層上的絕緣體上硅(SOI)內核；包覆在SOI內核周圍的壓縮應變量子阱(QW)層；以及包覆在QW層周圍的拉伸應變硅層。還描述其他實施例并主張其權利。
文檔編號H01L29/768GK101681924SQ200880006179
公開日2010年3月24日 申請日期2008年3月21日 優先權日2007年3月27日
發明者C·O·徐, J·卡瓦列羅斯, P·馬吉, W·蔡 申請人:英特爾公司