專利名稱：形成mos器件的金屬柵的混合方法
技術領域：
本發明大體上涉及半導體器件，特別是金屬氧化物半導體(metal-oxide-semiconductor, 簡稱MOS)器件的結構和制造該相同器件的方法。
背景技術：
金屬氧化物半導體(MOS )器件是集成電路中的基礎建構元件。 一傳 統的MOS器件典型的具有一個柵電極，其包含慘雜P型和N型雜質的多晶 硅，使用如離子注入或熱擴散等摻雜操作。較佳的，調整柵電極地功函數 (work function)至硅的帶緣；艮卩對于一個NMOS器件，將其功函數調整 為接近導帶，而對于一 PMOS器件，將其功函數調整為接近價帶。多晶硅 柵電極的功函數調整可通過選擇適當的雜質實現。具有多晶硅柵電極的MOS器件顯示出載流子耗盡效應，也可稱為多晶 耗盡效應。當使用電場自靠近柵電介質質的區域掃除載流子而形成耗盡層 時，多晶耗盡效應發生。在一 N摻雜多晶硅層，耗盡層包括離子化的不可 移動的施主位(donor sites);而在一個P摻雜多晶硅層，耗盡層包括離 子化的不可移動的受者位(acceptor sites)。該耗盡效應造成有效柵電介 質厚度的增加，使得在該半導體的表面上創造一個反型層(inversion layer) 更為困難。使用薄柵電介質往往使載流子的耗盡效應更差。多晶硅柵上的具有薄柵 電介質的耗盡層在與該薄柵電介質的厚度相比時，其厚度變得更加重要；因 此器件性能下降情況變差。結果，通過強加一個可以減少多少有效柵電介質 厚度的下限使得柵電極的載流子耗盡效應限制器件的性質。多晶耗盡效應以前是通過形成金屬柵電極或金屬硅化物柵電極解決的，其NMOS器件和PMOS器件中的非金屬柵較佳的具有帶緣功函數。目前， 已找到的合適的形成NMOS器件的柵電極的新材料，如TaC。然而，對于 PMOS器件，盡管已發現具有帶緣功函數的金屬材料，然這些材料有很差的 熱穩定性。當暴露在前端線制程的高溫時，這些金屬材料的功函數轉移，例 如，轉移向中隙能級(mid-gap level)。因而，該產生的PMOS器件的性能被 負面影響。現有用于形成雙金屬互補金屬氧化物半導體(CMOS)器件的制程，包 括兩個主要大類先柵方式(gate-first)和后柵(gate-last)方式。這兩種方式都 有利和不利的特點。在一個典型的先柵方式中，具有不同的功函數的兩個金 屬層分別形成于PMOS和NMOS區；然后圖案化該金屬層形成柵電極；再 形成MOS器件的其它組件，如間隔，輕摻雜源/漏極(LDD )區，源/漏極 區，硅化物，和接點蝕刻停止層(contact etch stop layers)。這一制程相對 簡單，且產生的接點蝕刻停止層連續，以便他們能有效地運用應力。然而， 由于金屬柵是形成于LDD區及源極/漏極區的形成和激活(activation)之前， 遭受高的熱預算(thermal budgets),且PMOS器件的工作功函數可能轉移。 另外，如果使用復合金屬層，該符合金屬層的氧氣在該熱預算下可能被釋放， 造成界面層再生長。此外，使用蝕刻而圖案化金屬層相對困難，特別是對用 于PMOS器件的金屬。另一方面，后柵方式典型的包含有為PMOS和NMOS器件形成偽柵的 步驟。接著形成LDD區、柵間隔、源/漏極區，及接點蝕刻停止層。移除PMOS 和NMOS器件的偽柵，然后將具有不同功函數的金屬填入PMOS和NMOS 器件的開口。在后柵方式中，由于在形成及激活LDD區及源極/漏極區后形 成，PMOS和NMOS器件的金屬柵利用了低熱預算的優勢。然而，該制程 復雜。此外，在使用后柵方式形成高K電介質的情況下，高K電介質的質 量常常不能令人滿意。而且，在開口的側壁上形成高K電介質，將不利的 增加柵及附近重要部分間的邊緣電容，如源/漏極區和接點。相應的，本領域所需要的是一種半導體結構和各自的形成方法，其結合其雙金屬柵以利用帶緣功函數的優勢，同時克服現有技術中的不足。 發明內容根據本發明的一方面， 一半導體結構包含一個具有一第一柵的第一MOS器件，及一個具有一第二柵的第二MOS器件。該第一柵包括一個設于 一半導體基板上的第一高k電介質;一設于該第一高k電介質上的第二高k 電介質； 一設于該第二高k電介質上的第一金屬層，其中該第一金屬層主導 該第一 MOS器件的功函數;及一設于該第一金屬層上的第二金屬層。該第二 柵包括一設于該半導體基板上的第三高k電介質，其中該第一和第三高k電 介質由相同的材料形成，并具有大致相同的厚度； 一設于該第三電介質上的 第三金屬層，其中該第三金屬層和第一金屬層由相同的材料形成，并具有大 致相同的厚度；及一設于該第三金屬層上的第四金屬層。根據本發明的另一方面， 一半導體結構包含一個具有一第一柵的第一 MOS器件，及一具有一第二柵的第二MOS器件。該第一柵包括一個設于一 半導體基板上的第一高k電介質;一設于該第一高k電介質上的第二高k電 介質，其中該第一和第二高k電介質由不同的材料形成； 一設于該第二高k 電介質上的第一金屬層，其中該第一金屬層具有一足夠主導該第一 MOS器 件的功函數的厚度;一設于該第一金屬層上的第二金屬層，其中該第一和第 二金屬層由不同的材料形成；及一設于該第二金屬層上的第三金屬層，其中 該第三金屬層具有一接近硅的價帶的功函數。該第二柵包括該設于該半導體 基板上的第一高k電介質；該設于該第一高k電介質上的第二金屬層，其中 該第二柵上的第二金屬層具有一底面，該底面較第一柵的第二金屬層的一底 面低；及設于該第二金屬層上的第三金屬層。根據本發明的又一方面， 一半導體結構包含一半導體基板； 一設于該半 導體基板上的第一高k電介質;一設于該第一高k電介質上的第二高k電介 質，其中該第一和第二電介質由不同的材料形成； 一設于該第二高k電介質 上的第一金屬層，其中該第一金屬層具有一中隙功函數;一設于該第一金屬層上的多晶硅層；及一設于該第一金屬層上的第二金屬層。根據本發明的另一方面， 一形成一半導體結構的方法包含提供一半導 體基板；形成一具有一第一柵的第一MOS器件，及一具有一第二柵的第二 MOS器件。形成該第一柵的步驟包括于一半導體基板上形成一第一高k 電介質;于該第一高k電介質上形成一第二高k電介質，其中該第一和第二 電介質由不同的材料形成；于該第二高k電介質上形成一第一金屬層，其中 該第一金屬層具有一足夠主導該第一MOS器件的功函數的厚度;及于該第一 金屬層上形成一第二金屬層，其中該第一和第二金屬層由不同的材料形成。 形成該第二柵的步驟包括于該半導體基板上形成一第三高k電介質，其中 該第一和第三電介質包含相同的材料，并具有大致相同的厚度；于該第三電 介質上形成一第三金屬層，其中該第三金屬層和第二金屬層包含相同的材 料，并具有大致相同的厚度；及于該第三金屬層上形成一第四金屬層，其中 該第三和第四金屬層由不同材料組成。根據本發明的另一方面， 一形成一半導體結構的方法包含提供一具有 一第一 MOS區和第二 MOS區的半導體基板；于該半導體基板上全面形成 一第一高k電介質層;于該第一高k電介質層上全面形成一第二高k電介質 層，其中該第一和第二高k電介質層由不同的材料形成；自該第二MOS區 移除該第二高k電介質層；于該第一和第二高k電介質層上全面形成一第一 金屬層，其中該第一金屬層具有一足夠主導一個別MOS器件的功函數的厚 度;于該第一金屬層上形成一多晶硅層；圖案化該第一與第二高k電介質層、 第一金屬層及該多晶硅層，以于該第一MOS器件區形成一第一柵堆，于該 第二 MOS器件區形成一第二柵堆；于該第一與第二柵堆的側壁上形成柵間 隔；于該半導體基板和第一、第二柵堆上形成一層間電介質(ILD);執行一 平坦化及曝露該多晶硅層的一頂面；蝕刻該第二柵堆直至該第一金屬層的至 少一上部被移除以形成一第一開口；蝕刻該第一柵堆直至該多晶硅層的至少 一上部被移除以形成一第二開口，其中不蝕刻該第一柵堆上的第一金屬層； 全面形成一延伸入該第一與第二開口的第二金屬層；形成一第三金屬層以填滿該第一與第二金屬層上的剩余部分；及執行一平坦化以移除該ILD上的第 二和第三金屬層部分。根據本發明的另一方面， 一形成一半導體結構的方法包含提供一半導 體基板；于該半導體基板上形成一第一高k電介質層;于該第一高k電介質 層上形成一第二高k電介質層，其中該第一和第二高k電介質層由不同的材 料形成；于該第二高k電介質層上全面形成一第一金屬層，其中該第一金屬 層具有一足夠主導一個別MOS器件的功函數的厚度;于該第一金屬層上形成 一多晶硅層；圖案化該第一與第二高k電介質層、第一金屬層及該多晶硅層， 以形成一柵堆；于該柵堆的側壁上形成一柵間隔；于該半導體基板和柵堆上 形成一層間電介質(ILD);執行一平坦化及曝露出該多晶硅層的一頂面；蝕 刻該柵堆形成一開口，直至該多晶硅層的至少一上部被移除，其中不蝕刻移 除該第一金屬層；沿該開口形成一第二金屬層；及形成一填滿該開口的第三 金屬層。本發明的混合方法為PMOS和NMOS器件均提供帶緣功函數。由于在 PMOS器件上采用后柵方式，施加到PMOS器件上的溝道區的壓力增加。此 外，PMOS和NMOS器件的門限電壓均降低。
為更完整的理解本發明及其優點，參考以下結合伴隨的附圖的敘述，其中圖1至11是本發明一實施例的制造中間階段的剖視圖。
具體實施方式
以下詳細討論該目前較佳實施例的制作和使用。不過，應當理解，本發 明提供許多可應用的發明概念，其可在各種各樣的具體情況下實施。該討論 的具體實施例僅說明了制作和使用該發明的具體方式，并沒有限制本發明的 范圍。提供一種形成具有雙金屬柵的混合互補金屬氧化物半導體(CMOS)器件的方法。該方法結合先柵和后柵方式以取得更好的效果。說明了本發明一較 佳實施例的制造的中間階段。整個本發明的各種視圖和說明性實施例，同樣 的附圖標號是用于指代同樣的元件。參照圖1，提供一基板20，其可由常用的半導體材料和機構形成，如 體硅，絕緣層上硅(SOI)，硅鍺(SiGe)，嵌入式硅(eSiGe)，鍺及其他類似者。 淺溝槽隔離區18形成于基板20上，并可能用來界定NMOS器件區IOO和 PMOS器件區200。界面層22形成于基板20上。界面層22有助于緩沖基板 20和層疊高k電介質層，可由化學氧化物、熱氧化物、氮氧化硅及其他類 似者形成。在一示范實施例中，界面層22的氮原子比率小于約15原子百分 比。一第一高k電介質層24是形成于界面層22。較佳的，第一高k電介質 層24具有一大于約7.0的k值；并可包括一個鉿(Hf)、鋁(A1)、鋯(Zr)或其 組合的金屬氧化物或硅酸鹽，及其多層。高k電介質層24的厚度可位于約 lnm和10nm左右之間。然，本領域的普通技術人員將意識到，說明書通篇 列舉的尺寸僅用作示例，將隨著成型技術的尺寸縮小而變化。一第二高k電介質層26形成于該第一電介質層24上，較佳的，具有一 大于約10.0的k值。該第二高k電介質層26可包括金屬，如，鑭(La)，鎂 (Mg)，鋇(Ba)，鈦(Ti)，鉛(Pb)，鋯(Zr)，也可是金屬氧化物、金屬合金氧化 物，以及其組合物的形式。示例材料包括MgOx， BaTixOy， BaSrxTiyOz， PbTixOy， PbZrxTiyOz等。雖然高k電介質層26是被作為一種電介質層， 其實際上可由純金屬，如La和/或Mg形成。較佳的，第二高k電介質層26 具有自氧氣中的剝離基板20的功能，氧氣可由第一高k電介質層24和/或 界面層22釋放。在隨后的退火(annealing)中，如源/漏極激活，層26可變成 金屬氧化物。高可電介質層26的厚度可介于約0.3nm和約3nm之間。電介 質層24和26的形成方法包括分子束沉積(MBD)、原子層沉積(ALD)，和 物理氣相沉積(PVD)等。接著，形成和圖案化光阻28，曝光PMOS區200。然后移除高k電介質層26的曝光部分，留下在NMOS區100的高k電介質 層26。參考圖2，依次形成厚金屬層32、多晶硅層34，和硬掩膜層36。較佳 的，金屬層32具有一中隙工作函數(在硅的導帶和價帶中間)，例如，約 4.1eV和約5.2eV之間。可選擇，金屬層32可有一個導帶緣功函數(接近硅 的導帶，約為4.1ev)。示例材料包括鉭或含鈦材料，如TaC、 TaN、 TiN、 TaAlN、 TaSiN，以及其組合。這些含有金屬的材料，可以是金屬碳化物、 金屬氮化物，或導電金屬氧化物的形式。金屬層32決定產生的NMOS器件 的功函數，并因此具有一大于主導NMOS器件的功函數所要求的厚度的厚 度。在一個示范實施例中，金屬層32的厚度大于約3 nm左右。金屬層32 的形成方法包括ALD、 PVD，金屬有機化學氣相沉積(MOCVD)等。多晶硅層34可有一個約30nm至100nm之間的厚度。多晶硅層34的 功能包括防止金屬層32污染，并保持柵堆的高度在方便柵的形成制程的層 次。多晶硅層34較佳的預摻雜一個n型雜質。掩膜層36較佳的由電介質材 料形成，如氧化硅、氮化硅、氮氧化硅，及碳化硅等。圖3說明先前形成的層疊層的圖案化，于NMOS區100形成柵堆138， 以及于PMOS區200形成柵堆238。柵堆138包括高k電介質124和126、 金屬層132、多晶硅層134，及掩膜層136。柵堆238包括高k電介質224、 金屬層232、多晶硅層234，及掩膜層236。界面層22也被圖案化為層122 和222 。為視圖清晰，界面層122和222卻沒有在隨后的附圖上示出。圖4說明形成源/漏極擴展區142、 242，間隔143、 243，源/漏極區144、 244，及源極/漏極硅化物146、 246，其分別是NMOS器件102和PMOS器 件202的組件。接點蝕刻停止層(CESL)140形成于NMOS器件102上，較 佳的具有一拉應力。接點蝕刻停止層(CESL)240形成于PMOS器件202上， 較佳的具有一個壓應力。PMOS器件202可進一步包括應力源248 (較佳的， 由硅鍺形成)，其疊蓋源/漏極區域244部分。上述討論區的形成方法和材 料是本領域內公知的，因此此處不再重復。如圖5，層間電介質(ILD) 54是全面形成一高于硬掩膜136、 236的頂 面的高度。在一實施例中，ILD54可包含含碳氧化物。然后執行一化學機械 拋光(CMP)移除ILD54的頂部及硬掩膜136、 236，從而暴露多晶硅層134、 234 。圖6說明選擇性移除包括多晶硅層234和金屬層232的至少一上部的偽 柵，其通過應用和圖案化光阻156覆蓋NMOS區100進行。移除多晶硅層 234可使用干或濕蝕刻進行。在使用干刻蝕時，制程中氣體可包括CF4、 CHF3、 NF3、 SF6、 Br2、 HBr、 Cl2，或其組合。稀釋氣體如氮氣(N2)、氧氣 (02)或氬氣(Ar)可選擇使用。在使用濕刻蝕時，化學物可包含 NH4OH:H202:H20 (APM) 、 NH2OH 、 KOH 、 HN03:NH4F:H20 、 乙二胺 (ethylenediamine):C6H4(OH) 2:H20、 HF:NH4F:H20、 HF:HN03:H20、 KC1:H20、 KOH:H20:Br2/I2 、 KOH 、 HF:HN03:Hac:I2:triton 、 HF:HN03:Hac 、 Iodine Etch:Hac、 Nal、 NaOH、 HF:HN03、 HF:HN03:H20等。移除金屬層232也 可以用干或濕蝕刻。在干刻蝕時，用一種含氯的氣體混合物，如BCl" Cl2， 或N2和CHF3的組合氣體也可作為蝕刻氣體。在濕刻蝕時，使用的濕蝕刻化 學品可能包括H2S04:H202:H20(SPM)、 H20:HF:HN03、 H20:HF:H202、 RCA陽l 、 x%Br2:乙酸乙酯(ethyl acetate)(熱)，x免l2:MeOH(熱)、HF:CuS04NH40H:H202、 HF:HN03:H20、 COOHCOOH:H20、 HF:H202:HN03、 HF:H20，HF:HC1:H20、 HCl、 ％KOH、 ％NaOH、 H2S04、 CCl3COOC2H5、 HCOOH、 H3P04、 HF等。在該較佳實施例，金屬層232是完全移除且不破壞高k電介質層224。 然而，如蝕刻的選擇性不是足夠高，可留下一未蝕刻的薄金屬層232以保護 下面的高k電介質層224。在這種情況下，剩下的金屬層232的厚度較佳的 少于2 nm，例如，約0.5 nm至約2nm之間，這樣才不會對PMOS器件202 的功函數有實質影響。偽柵蝕刻后，移除光阻156。在可選擇實施例中，如 多晶硅層134及其下方的高k電介質層224之間的蝕刻選擇性夠高，則不需 要光阻156。圖7說明選擇性移除在NMOS區100的偽柵，其包含多晶硅層134的至少一上部，其通過使用和圖案化光阻256覆蓋PMOS區200進行。在該較 佳實施例中，多晶硅層134是完全移除且不損害其下的金屬層132。然而， 如蝕刻的選擇性不是足夠高，可留下一未蝕刻的薄多晶硅層134。在這種情 況下，剩下的多晶硅層134的厚度較佳的少于約10nm，例如，約lnm至約 5nm之間，更佳的是介于約lnm至2nm之間。然后移除光阻256。在可選 擇實施例中，如多晶硅層134及其下方的金屬層132之間的蝕刻選擇性夠高， 則不需要光阻256。參考圖8，薄金屬層60是全面形成。較佳的，金屬層60由選自金屬層 32同一類的一材料形成(參照圖2)，該材料可是一中隙材料，或是具有一 接近硅導帶的功函數的材料。示例材料包括鉭或含鈦材料，如TaC、 TaN、 TiN、 TaAlN、 TaSiN，以及其組合。金屬層60的厚度較佳的小于2納米。 更佳的，金屬層60、 32由一相同材料形成。接下來，如圖9所示，形成填滿余下的開口的金屬層62。示例材料包 括含鎢材料，如鎢及鎢的氮化物；含釕材料，如釕和釕的氮氧化物；含鉬材 料，如鉬和鉬的氮化物，以及其組合。金屬層62的較佳功函數高于約5.0ev， 更佳的接近于硅的價帶，為約5.2eV。金屬層62可由PVD或可應用的CVD 方法形成。可選的，金屬層62可包括3層，確定所生成的PMOS器件的功函數的 層62p作為阻擋層的層622，作為回流層的層623。層62i由與前段所述具 有實質相同高功函數的材料形成。阻擋層622可包括TiN、 TaN、 Ti、 Ta等。 阻擋層622的厚度較佳的介于約1 nm至約5nm之間。回流層623可包括鋁， 鎢等，并有低的熔化溫度，以便其可回流而提高填隙能力。回流層623的形 成方法包括ALD、 PVD、 MOCVD等。在隨后步驟，回流該回流層623。圖10說明移除多余金屬層60和62，其可由一CMP或濕蝕刻進行。ILD54 上的金屬層60、 62部分被移除，其分別生成金屬層160、 260，以及金屬層 162、 262。因而形成NMOS 102和PMOS 202的柵。圖11說明一形成ILD 70 和接點72后的結構。NMOS器件102的功函數主要取決于金屬層132。在前端制程中，應用 熱預算(如一源/漏極激活)。因此，高k電介質層124、 126相互混合，導 致一將金屬層132的功函數降至硅的導帶的充電效果。PMOS器件202的功函數主要取決于金屬層262。有利的是，金屬層的 260、 262在隨后的熱退火時形成合金，例如，在大約500。C至600。C時，其 退火可與回流層623的形成同時進行。合金的功函數甚至高于單獨的金屬層 260的功函數。因此，PMOS器件202的功函數也靠近硅的價帶。圖11框 架性的說明合金174 (作為金屬層160和162的合金)和274 (金屬層260、 262的合金)。典型的，熱退火前，側壁上的金屬層160、 260比較薄而底 部的較厚。相應的，熱退火后在底部的金屬層160、 260仍可能保留部分， 而側壁上的金屬層160、 260部分則可充分合金化。實驗結果揭示本發明的實施例已改善PMOS和NMOS器件的帶緣功函 數。其中，NMOS器件的功函數為約4.05eV至約4.1eV， PMOS器件的功函 數為約5.1eV。該NMOS器件的平帶電壓轉移向導帶邊緣，造成門限電壓降 低。有利的是，先柵方式允許NMOS器件經受高熱預算，造成高k電介質 層124、 126相互混合。在另一方面，PMOS器件的后柵方式，允許PMOS 器件的平帶電壓轉向價帶邊緣。總體而言，PMOS和NMOS器件的平帶電 壓的間距擴大到約900毫伏或更高，且該等效電容的厚度可低至約14.2 A 至約14.5 A。另外，PMOS器件上的后柵方式導致PMOS器件溝道區的壓縮應力增 加。模擬結果顯示，應力顯著增加，有時甚至超過1.3GPa，其依賴于SiGe 應力的增加高度。即使CESL240 (圖4)未施加壓縮和拉伸應力，也可以觀 察到應力增加。雖然本發明及其優點已詳細描述，應理解，不脫離所附權利要求書所定 義的本發明的精神和范圍，可作出各種變化，替換和選擇。而且，本申請的 范圍并不局限于說明書中描述的該制程、機械、制造，及物質成分、裝置、 方法和步驟的特定實施例。本領域的普通技術人員將自本發明的揭示中理解，與此處實施例描述執行實質相同的功能或獲得相同的結果的制程、機械、 制造、物質成分、裝置、方法、或步驟、現有或將被后續開發的，且根據本 發明被利用。相應的，后附權利要求包含其范圍內的制程、機械、制造、物 質成分、裝置、方法，或步驟。
權利要求
1. 一種半導體結構包含一半導體基板；一第一MOS器件，包含一第一柵；其中該第一柵包含一設于該半導體基板上的第一高k電介質；一設于該第一高k電介質上的第二高k電介質，其中該第一與第二高k電介質包含不同的材料；一設于該第二高k電介質上的第一金屬層，其中該第一金屬層具有一足夠主導該第一MOS器件的一功函數的厚度；及一設于該第一金屬層上的第二金屬層，其中該第一與第二金屬層包含不同的材料；及一第二MOS器件，包含一第二柵；其中該第二柵包含一設于該半導體基板上第三高k電介質，其中該第一與第三高k電介質包含相同的材料，并具有一大致相同的厚度；一設于該第三高k電介質上的第三金屬層，其中該第三與第一金屬層包含相同的材料；及一設于該第三金屬層上的第四金屬層，其中該第三與第四金屬層包含不同的材料。
2. 根據權利要求l所述的半導體結構，其中該第一金屬層具有一中隙 功函數，且其中該第四金屬層具有接近硅的價帶的功函數。
3. 根據權利要求l所述的半導體結構，其中該第二高k電介質材料包 含La。
4. 根據權利要求l所述的半導體結構，其中該第一柵進一步包含一介 于該第一與第二金屬層間的多晶硅層。
5. 根據權利要求l所述的半導體結構，其中該第二柵進一步包含一介 于該第三高k電介質與第三金屬層間的第五金屬層，其中該第五金屬層具有一小于主導該第二 MOS器件的一功函數所需厚度的厚度，且其中 該第五與第一金屬層包含相同的材料。
6. 根據權利要求l所述的半導體結構，其中該第二與第三金屬層分別 具有一小于主導該第一與第二 MOS器件的功函數所需厚度的厚度。
7. 根據權利要求l所述的半導體結構，其中該第四金屬層包含 一第六金屬層，具有一足以主導該第二 MOS器件的一功函數的厚度；一設于該第六金屬層上阻擋層；及 一設于該阻擋層上的回流層。
8. 根據權利要求l所述的半導體結構，其中該第一柵進一步包含一設 于該第二金屬層上的第七金屬層，且其中該第七金屬層包含與該第四金 屬層相同的材料。
9. 一種半導體結構包含 一半導體基板；一NMOS器件，包含一第一柵；其中該第一柵包含一設于該半導體基板上的第一高k電介質；一設于該第一高k電介質上的第二高k電介質，其中該第一與第二高k電介質包含不同的材料；一設于該第二高k電介質上的第一金屬層，其中該第一金屬層具有一足夠主導該NMOS器件的一功函數的厚度，且其中該第一 金屬層有一中隙功函數；一設于該第一金屬層上的第二金屬層；及一設于該第二金屬層上的第三金屬層，其中該第三金屬層具有 一接近硅的價帶的功函數；及一PMOS器件，包含一第二柵；其中該第二柵包含該設于該半導體基板上第一高k電介質；該設于該第一高k電介質上的第二金屬層，其中該第二柵中的第二金屬層具有一底面，其較該第一柵中的第二金屬層的一底面 低；及該設于該第二金屬層上的第三金屬層。
10. —種半導體結構包含一半導體基板；一設于該半導體基板上的第一高k電介質；一設于該第一高k電介質上的第二高k電介質，其中該第一與第 二高k電介質包含不同的材料；一設于該第二高k電介質上的第一金屬層，其中該第一金屬層具 有一中隙功函數；一設于該第一金屬層上的多晶硅層；及一設于該多晶硅層上的第二金屬層。
全文摘要
本發明涉及半導體器件，包含形成金屬氧化物半導體(metal-oxide-semiconductor，簡稱MOS)器件的金屬柵的混合方法。一半導體結構包含一具有一第一柵的第一MOS器件，及一個具有一第二柵的第二MOS器件。該第一柵包括一個設于一半導體基板上的第一高k電介質；一設于該第一高k電介質上的第二高k電介質；一設于該第二高k電介質上的第一金屬層，其中該第一金屬層主導該第一MOS器件的一功函數；及一設于該第一金屬層上的第二金屬層。該第二柵包括一設于該半導體基板上的第三高k電介質，其中該第一和第三電介質由相同的材料形成，并具有大致相同的厚度；一設于該第三電介質上的第三金屬層，其中該第三金屬層和第二金屬層由相同的材料形成，并具有大致相同的厚度；及一設于該第三金屬層上的第四金屬層。
文檔編號H01L29/78GK101533842SQ20081021402
公開日2009年9月16日 申請日期2008年8月22日 優先權日2008年3月12日
發明者侯永田, 徐鵬富, 李思毅, 梁孟松, 黃國泰 申請人:臺灣積體電路制造股份有限公司