半導體制造工藝中去除柵上硬掩模的方法

專利名稱：半導體制造工藝中去除柵上硬掩模的方法
技術領域：
本發明涉及一種半導體制造工藝，特別涉及半導體制造工藝中去除柵上 硬掩模的方法。
背景技術：
SiGe是硅和鍺的化合物。這種材料常用于集成電路制造。其用于制作異 質接合雙極晶體管(heterojunction bipolar transistor)或作為CMOS晶體管的應 變引致層。此相對為新的技術制作對于混合信號電路及模擬IC設計提供令 人關注的機會。如圖1所示， 一個小的PMOS晶體管的多晶硅柵12及一個大的PMOS 晶體管的多晶硅柵14形成于一硅基板10上。此外， 一小的NMOS晶體管的 多晶硅柵16和一個大的NMOS晶體管的多晶硅柵18亦形成于該硅基板10 上。氧化物硬掩模20形成于多晶硅柵12、 14、 16及18上以定義多晶硅柵 12、 14、 16及18的區域。 一厚度約40埃的氧化硅層22(例如四乙氧基硅 (TEOS)層)及一厚度約250埃的氮化硅層24隨后形成。氧化硅層22的作用 如作為緩沖層以減少可能產生于氮化硅層24和柵12、 14、 16或18間的應 力。如圖2所示，圖l所示的半導體結構進行非等向性蝕刻以形成包含多晶 硅柵12、 14、 16或18及其上的氧化物硬掩模20的柵結構旁的氮化物間隙 壁(spacer)26。接著，禾U用圖3所示的光刻及后續的蝕刻制造工藝于柵12及 14旁形成凹部28。如圖4所示，利用外延(epi)技術于凹部28處形成SiGe 塊30，之后氮化物間隙壁26利用磷酸溶液去除。SiGe塊30是作為PMOS 晶體管的源極(source)及漏極(drain)。因為多晶硅柵12、 14、 16和18受到氮 化物間隙壁26保護，故在前述SiGe外延制造工藝中于多晶硅柵12、 14、 16 和18表面不會形成SiGe。于圖5和圖6中，沉積光致抗蝕劑層32并接著進 行回蝕。依據光致抗蝕劑沉積的特性，光致抗蝕劑層32于覆蓋大多晶硅柵 14和18處形成明顯的凸出。因為處于柵14和18處的凸出及負荷效應 (Loading effect),亦即光致抗蝕劑于大面積區域的負荷效應，多晶硅柵14和 18的氧化物硬掩模20上的光致抗蝕劑可能無法完全清除。因此，光致抗蝕 劑殘余34可能發生于多晶硅柵14和18的硬掩模20上。圖7中，利用干蝕 刻或濕蝕刻去除氧化物硬掩模20。因為于去除氧化物硬掩模20的工藝中， 光致抗蝕劑殘余34實質上如同掩模，使得氧化物硬掩模20于相應位置難以 完全去除，而硬掩模殘余36很可能形成于多晶硅柵14和18上。如此一來，硬掩模層的殘余將顯著降低接觸洞蝕刻(Contact etching)的工 藝窗(Process window),而可能產生高接觸洞阻值甚至Rc開路(接觸洞阻值無 限大)的問題。發明內容本發明提供一種半導體制造工藝(例如相關于SiGe源極和漏極結構的制 造工藝)中移除柵上硬掩模的方法，以消除柵(特別是大區域的柵)上的硬掩模 殘余，從而增加接觸洞蝕刻的工藝窗及解決高接觸洞阻值的問題。根據本發明的實施例， 一種半導體制造工藝中去除柵上硬掩模的方法執 行如下。首先，形成具有硬掩模的第一柵及第二柵于半導體基板上，其中該 第二柵大于第一柵。 一實施例中，第一柵及第二柵結合SiGe源極和漏極區 域而形成p型晶體管。其次，沉積光致抗蝕劑層，且于第二柵的硬掩模上形 成光致抗蝕劑層的開口。接著，利用回蝕完全清除第一和第二柵上的光致抗 蝕劑層。因為無光致抗蝕劑殘余，第一和第二柵上的硬掩模可隨后完全清除。根據本發明的一個方案，提供一種半導體制造工藝中去除柵上硬掩模的 方法，包含以下步驟在半導體基板上形成第一柵及第二柵，其中該第二柵 大于第一柵；在該第一柵及第二柵之上分別形成第一硬掩模及第二硬掩模； 形成光致抗蝕劑層覆蓋該半導體基板、第一硬掩模及第二硬掩模，其中該光 致抗蝕劑層有開口暴露該第二硬掩模的一部分；去除該第一硬掩模及第二硬 掩模上的該光致抗蝕劑層；以及去除該第一硬掩模及第二硬掩模。優選地，該第一柵及第二柵結合硅鍺源極和漏極而形成p型晶體管。優選地，該第一硬掩模和第二硬掩模由氧化硅制成。優選地，該第一柵及第二柵是多晶硅柵。優選地，該光致抗蝕劑層及該開口是形成于同一光刻機臺。
優選地，該開口是經曝光形成。根據本發明的另 一方案，提供一種半導體制造工藝中去除柵上硬掩模的 方法，包含以下步驟形成第一PMOS晶體管，其包含基板上的第一柵及硅鍺源極和漏極區；形成第二PMOS晶體管，其包含基板上的第二柵及硅鍺源 極和漏極區，其中該第二柵大于第一柵；在該第一柵及第二柵之上分別形成 第一硬掩模及第二硬掩模；形成光致抗蝕劑層覆蓋該基板、第一硬掩模及第 二硬掩模，其中該光致抗蝕劑層有開口暴露該第二硬掩模的一部分；去除該 第一硬掩模及第二硬掩模上的該光致抗蝕劑層；以及去除該第一硬掩模及第二硬掩模。優選地，該方法還包含形成第一NMOS晶體管，其包含該基板上的第 三柵；以及形成第二NMOS晶體管，其包含該基板上的第四柵，其中該第四 柵大于第三柵。優選地，該方法還包含在該第三柵及第四柵之上分別形成第三硬掩模及第四硬掩模；形成光致抗蝕劑層覆蓋該基板、第三硬掩模及第四硬掩模， 其中該光致抗蝕劑層有開口暴露該第四硬掩模的一部分；以及去除該第三硬 掩模及第四硬掩模上的該光致抗蝕劑層；去除該第三硬掩模及第四硬掩模。優選地，該第一硬掩模及第二硬掩模是由氧化硅制成。優選地，該第一柵及第二柵是多晶硅柵。優選地，該光致抗蝕劑層及該開口是形成于同一光刻機臺。優選地，該開口是經曝光形成。因為光致抗蝕劑層的沉積和形成開口的曝光可于同一光刻機臺完成，而 可結合為單一制造工藝階段。據此，本發明的方法相較于傳統方法具有成本 上的競爭優勢。另外，利用本發明，硬掩模殘余不復存在。因此，較高的接觸洞阻值或 Rc開路(接觸洞阻值無限大)等問題可被有效解決，且如此可增加接觸洞蝕刻 的工藝窗。


為更完整的理解本發明及其優點，參考以下結合附圖的敘述，其中-圖1至圖7顯示一公知的半導體制造工藝中去除柵上硬掩模的方法；以
及圖8至圖11顯示本發明的半導體制造工藝中去除柵上硬掩模的方法。 其中，附圖標記說明如下-10硅基板12多晶硅柵14多晶硅柵16多晶娃棚18多晶硅柵20氧化物硬掩模22氧化硅層24氮化硅層26氮化物間隙壁28凹部30SiGe塊32光致抗蝕劑層34光致抗蝕劑殘余36硬掩模殘余50半導體基板60硬掩模層61氧化硅層62第一柵64笛一恤 果一微66第三柵68第四柵70SiGe塊72光致抗蝕劑層74開口具體實施方式
以下詳細討論該目前較佳實施例的制作和使用。不過，應當理解，本發 明提供許多可應用的發明概念，其可在各種各樣的具體情況下實施。該討論 的具體實施例僅說明了制作和使用該發明的具體方式，并沒有限制本發明的 范圍。首先，進行如圖1至圖4所示的制造工藝以形成如圖8所示的形成于一 半導體基板50上的半導體結構。該半導體結構包含一第一柵62、 一第二柵 64、 一第三柵66及一第四柵68。第一柵62和第二柵64結合作為源極和漏 極區域的SiGe塊70以形成PMOS晶體管。而第三柵66和第四柵68則形成 NMOS晶體管。柵62、 64、 66和68有硬掩模60覆蓋其上，而氧化硅層61 形成于柵62、 64、 66和68的側壁且延伸至鄰近的硅基板50表面。柵62、 64、 66和68較佳地由多晶硅制成，而硬掩模60則由氧化硅制成。第二柵 64大于第一柵62，而第四柵68大于第三柵66。于圖9中，沉積厚度為6000埃的光致抗蝕劑層72，且移除光致抗蝕劑 層72覆蓋第二柵64和第四柵68的部分以形成開口 74。開口 74可借由于光 刻工藝中額外增加一光掩模而形成。換言之，于第二柵64和第四柵68的硬 掩模60上大部分的光致抗蝕劑層72將被移除。因沉積光致抗蝕劑層72和 形成開口 74的曝光可執行于同一光刻機臺中，故成本不致增加。在一邏輯 電路的實施例中，大約為1.5X1.5pn^的開口 74形成于面積大于2X2ian的 柵64和68的上方。如圖10所示，光致抗蝕劑層72進行回蝕以去除部分的光致抗蝕劑層72。 因為第二柵64和第四柵68上的大部分的光致抗蝕劑層72于回蝕過程中已 被清除，故起因于負荷效應或光致抗蝕劑凸出的沉積將不致發生。圖11中， 硬掩模60利用干蝕刻或濕蝕刻去除。因為第二柵64和第四柵68的硬掩模 60上沒有光致抗蝕劑殘余，故第二柵64和第四柵68亦不致留有硬掩模殘余。 當去除硬掩模60時，剩余的光致抗蝕劑層72是用以保護柵62、 64、 66和 68、半導體基板50和淺溝渠隔離(圖未示)。根據本發明，硬掩模殘余不復存在。因此，較高的接觸洞阻值或Rc開 路(接觸洞阻值無限大)等問題可被有效解決，且如此可增加接觸洞蝕刻的工 藝窗。本發明的技術內容及技術特點已揭示如上，然而所屬領域技術人員仍可 能基于本發明的教示及揭示而作種種不背離本發明精神的替換及修飾。因 此，本發明的保護范圍應不限于實施例所揭示者，而應包括各種不背離本發 明的替換及修飾，并為隨附權利要求范圍所涵蓋。
權利要求
1、一種半導體制造工藝中去除柵上硬掩模的方法，包含以下步驟在半導體基板上形成第一柵及第二柵，其中該第二柵大于第一柵；在該第一柵及第二柵之上分別形成第一硬掩模及第二硬掩模；形成光致抗蝕劑層覆蓋該半導體基板、第一硬掩模及第二硬掩模，其中該光致抗蝕劑層有開口暴露該第二硬掩模的一部分；去除該第一硬掩模及第二硬掩模上的該光致抗蝕劑層；以及去除該第一硬掩模及第二硬掩模。
2、 根據權利要求1所述的半導體制造工藝中去除柵上硬掩模的方法， 其中該第一柵及第二柵結合硅鍺源極和漏極而形成P型晶體管。
3、 根據權利要求1所述的半導體制造工藝中去除柵上硬掩模的方法， 其中該第一硬掩模和第二硬掩模由氧化硅制成。
4、 根據權利要求1所述的半導體制造工藝中去除柵上硬掩模的方法， 其中該第一柵及第二柵是多晶硅柵。
5、 根據權利要求1所述的半導體制造工藝中去除柵上硬掩模的方法， 其中該光致抗蝕劑層及該開口是形成于同 一光刻機臺。
6、 根據權利要求5所述的半導體制造工藝中去除柵上硬掩模的方法， 其中該開口是經曝光形成。
7、 一種半導體制造工藝中去除柵上硬掩模的方法，包含以下步驟 形成第一PMOS晶體管，其包含基板上的第一柵及硅鍺源極和漏極區； 形成第二PMOS晶體管，其包含基板上的第二柵及硅鍺源極和漏極區，其中該第二柵大于第一柵；在該第一柵及第二柵之上分別形成第一硬掩模及第二硬掩模；形成光致抗蝕劑層覆蓋該基板、第一硬掩模及第二硬掩模，其中該光致 抗蝕劑層有開口暴露該第二硬掩模的一部分；去除該第一硬掩模及第二硬掩模上的該光致抗蝕劑層；以及去除該第一硬掩模及第二硬掩模。
8、 根據權利要求7所述的半導體制造工藝中去除柵上硬掩模的方法， 還包含形成第一NMOS晶體管，其包含該基板上的第三柵；以及 形成第二NMOS晶體管，其包含該基板上的第四柵，其中該第四柵大于 第三柵。
9、 根據權利要求8所述的半導體制造工藝中去除柵上硬掩模的方法， 還包含在該第三柵及第四柵之上分別形成第三硬掩模及第四硬掩模； 形成光致抗蝕劑層覆蓋該基板、第三硬掩模及第四硬掩模，其中該光致 抗蝕劑層有開口暴露該第四硬掩模的一部分；以及去除該第三硬掩模及第四硬掩模上的該光致抗蝕劑層； 去除該第三硬掩模及第四硬掩模。
10、 根據權利要求7所述的半導體制造工藝中去除柵上硬掩模的方法， 其中該第一硬掩模及第二硬掩模是由氧化硅制成。
11、 根據權利要求7所述的半導體制造工藝中去除柵上硬掩模的方法， 其中該第一柵及第二柵是多晶硅柵。
12、 根據權利要求7所述的半導體制造工藝中去除柵上硬掩模的方法， 其中該光致抗蝕劑層及該開口是形成于同一光刻機臺。
13、 根據權利要求12所述的半導體制造工藝中去除柵上硬掩模的方法， 其中該開口是經曝光形成。
全文摘要
本發明提供一種半導體制造工藝中去除柵上硬掩模的方法，其執行如下。首先，形成具有硬掩模的第一柵及第二柵于半導體基板上，其中該第二柵大于第一柵。第一柵及第二柵可結合SiGe源極和漏極區而形成p型晶體管。其次，沉積光致抗蝕劑層，且于第二柵的硬掩模上形成光致抗蝕劑層的開口。接著，利用回蝕完全清除第一柵和第二柵上的光致抗蝕劑層。因為無光致抗蝕劑殘余，第一和第二柵上的硬掩模可隨后完全清除。利用本發明，不存在硬掩模殘余，因此可有效解決較高的接觸洞阻值或Rc開路等問題，且可增加接觸洞蝕刻的工藝窗；而且因為光致抗蝕劑層的沉積和形成開口的曝光可于同一光刻機臺完成，因此相較于傳統方法具有成本優勢。
文檔編號H01L21/00GK101399181SQ20081021194
公開日2009年4月1日 申請日期2008年9月11日 優先權日2007年9月28日
發明者莊學理, 蔡宏智, 鄭光茗, 鍾昇鎮, 陳志杰 申請人:臺灣積體電路制造股份有限公司