利用虛擬存儲單元改善電荷陷阱存儲器陣列中的數據可靠性的非易失性存儲器件的制作方法

文檔序號：6902895閱讀：335來源：國知局

專利名稱：利用虛擬存儲單元改善電荷陷阱存儲器陣列中的數據可靠性的非易失性存儲器件的制作方法
技術領域：
本發明涉及集成電路存儲器件，且更具體地，涉及非易失性存儲器件和編程非易失性存儲器件的方法。
背景技術：
一類非易失性存儲器件包括電可擦可編程只讀存儲器 (EEPROM)，其可用于許多應用中，包括嵌入式應用和大容量存儲應用。在典型的嵌入式應用中，例如，EEPROM器件可用于在其中需要快速隨機存取讀取時間的個人計算機或移動電話中提供代碼存儲。典型的大容量存儲應用包括要求高容量和低成本的存儲卡應用。
一種EEPROM器件包括NAND型閃速存儲器，其可提供低成本和高容量來替換其它形式的非易失性存儲器。圖1A示出了其中具有多個NAND型串的傳統閃速存儲器陣列1。這些NAND型串中的每一個包括與各個偶數和奇數位線(BL(^e, BL0_o, BLn—e ， BLn—o)相關聯的多個EEPROM單元。將這些位線連接至其中具有多個緩沖器電路 (PB0， ...，PBn)的頁面緩沖器2。每個EEPROM單元包括電荷陷阱層 (或浮動柵極)和電連接至各個字線(WL0， WL1， ...， WLn)的控制柵極。通過在讀取和編程操作期間將與串選擇晶體管相關聯的串選擇線 (SSL)驅動至邏輯1電壓而使能對每個NAND串的存取。每個NAND串也包括各自的、電連接至接地選擇線(GSL)的接地選擇晶體管。
如圖IB所示，圖1A的閃速存儲器陣列1中的EEPROM單元為支持單一被編程狀態的單元。只支持單一被編程狀態的EEPROM單元通常被稱為單級單元(SLC)。特別地，SCL可支持處理為邏輯1存儲值的被擦除狀態，和處理為邏輯0存儲值的被編程狀態。SLC可以在被擦除時具有負閾值電壓(Vth)(例如，3V<Vth<-lV)，而在被編程時具有正閾值電壓(例如，lV<Vth<3V)。可通過將位線BL設置為邏輯0值(即，0伏特)、將編程電壓(Vpgm)施加到所選擇的EEPROM 單元并將通過電壓(Vpass)施加到串中的未選擇EEPROM單元來實現被編程狀態，如圖1C所示。另外，在編程期間，可通過將正電壓(例如，電源電壓Vdd)施加到串選擇線(SSL)、并將接地電壓(例如， 0伏特)施加到接地選擇線(GSL)而使能NAND串。
此外，可通過對所選擇單元進行讀取操作來檢測EEPROM單元的被編程狀態或被擦除狀態。如圖1D所示，當所選擇的單元處于被擦除狀態且所選擇的字線電壓(例如，0伏特)高于所選擇單元的閾值電壓時，NAND串將操作預充電位線BL放電。然而，當所選擇的單元處于被編程狀態時，由于所選擇的字線電壓(例如，0伏特)低于所選擇單元的閾值電壓且所選擇的單元保持為"斷開"，因此相應的NAND串將開路電路提供到預充電位線BL。在由Jimg等人撰寫的題為"AA3.3 Volt Single Power Supply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology"的論文中公布了 NAND型閃速存儲器的其它方面，該文章發表在IEEE Journal of Solid-State Circuits, Vol. 32, No. 11, pp.1748-1757上，并且通過引用將其內容合并于本文。由 Kang等人發明的美國專利No.7，126,185以及由Sim等人發明的美國專利公開No.2006/0171209也公布了電荷陷阱閃速(CTF )存儲單元。
在由Lee發明的題為"Nonvolatile Semiconductor Memory Device Having Dummy Bit Line With Multiple Sections"的美國專利公開No.2007/0070699，以及美國專利No.6,611,460和No.6，614,688中公布了 NAND型閃速存儲器的額外方面。特別地，由Lee發明的美國專利公開No.2007/0070699公布了犧牲浮動柵EEPROM單元的NAND型串以向共用源極線(CSL)提供直接連接的閃速EEPROM器件。此閃速 EEPROM器件還利用多個虛擬位段用作袖珍P阱偏置帶。此外，可將每個NAND型串中的串選擇晶體管和接地選擇晶體管構造為由Lee等人發明的題為"Method of Fabricating A Non-Volatile Memory Device W池a String Select Gate"的美國專利No.6，881,626的圖2、圖5-6和圖 10公開的，以及由Lee等人發明的美國專利No.6,858,906中所公開的那樣，此處通過引用將它們的公開內容并入本文中。

發明內容
根據本發明的實施例的集成電路存儲器件利用非易失性存儲器陣列中存儲單元的多個"虛擬(dummy)"串。在某些這些實施例中，存儲單元包括電荷陷阱存儲單元，且該多個"虛擬"串包括主虛擬串
和輔助虛擬串。特別地，提供一個或多個輔助虛擬串用來增加主虛擬串中存儲單元的電荷陷阱層和"常規(normal)"存儲單元的電荷陷阱
層之間的電隔離程度，該"常規"存儲單元的電荷陷阱層被配置用來存儲在讀取和寫入操作期間能存取的數據。該增加的電隔離通過響應于側向電荷傳遞(例如，孔傳遞)來改變其閾值電壓，阻止了主虛擬串中的潛在過擦除存儲單元對"常規"存儲單元產生的不利影響，所述側向電荷傳遞跨過存儲器陣列的電荷陷阱層。
本發明的一些實施例包括半導體襯底，該半導體襯底中具有第一導電性類型(例如，P型)阱區以及在該阱區上的非易失性存儲器陣列。該非易失性存儲器陣列中具有"常規"電荷陷阱存儲單元的第一多個 NAND串和第二多個NAND串，這些串通過電荷陷阱存儲單元的主虛擬NAND串和電荷陷阱存儲單元的至少一個輔助虛擬NAND串而被相互隔開，該至少一個輔助虛擬NAND串緊鄰主虛擬NAND串而延伸。主虛擬NAND串包括電連接至阱區的主虛擬位線。根據這些實施例，主虛擬NAND串可包括具有第一導電性類型(例如，P型)的第一源/ 漏區的串選擇晶體管，所述第一導電性類型的第一源/漏區與下面的阱區形成非整流結。將第一導電性類型的第一源/漏區電連接至主虛擬位線，從而主虛擬位線可向阱區提供適當的偏置，由此阻止該阱區相對周圍區域電氣地浮動。串選擇晶體管還可包括與阱區形成整流結的第二導電性類型(例如，N型)的第二源/漏區。在此情況下，由于形成在串選擇晶體管的柵極下面的任何反向層溝道與相反導電性類型的第一源/漏區形成了整流結，因此串選擇晶體管被配置為用來阻止對主虛擬串中的存儲單元進行編程。輔助虛擬NAND串還可包括電連接至主虛擬位線的輔助虛擬位線。
根據本發明的又一些實施例，將電荷陷阱閃速存儲器件設置為其中具有至少一個閃速存儲器陣列。該閃速存儲器陣列至少包括電荷陷阱存儲單元的第一頁面，該電荷陷阱存儲單元被電耦合至第一字線。電荷陷阱存儲單元的第一頁面包括多個可尋址存儲單元和多個緊鄰的不可尋址存儲單元，所述可尋址存儲單元被配置為用來存儲在讀取操作期間待檢索的數據，所述不可尋址存儲單元被配置為用來存儲在讀取操作期間不可檢索的虛擬數據。特別地，所述多個緊鄰的不可尋址
存儲單元包括主虛擬存儲單元和至少一個輔助虛擬存儲單元，所述主虛擬存儲單元在操作期間被阻止編程以將頁面數據寫入電荷陷阱存儲
單元的第一頁面，所述輔助虛擬存儲單元在每個操作期間使用虛擬數據對其進行編程以將頁面數據寫入電荷陷阱存儲單元的第一頁面。此輔助虛擬存儲單元緩沖來自可尋址存儲單元的主虛擬存儲單元，由此降低過擦除主虛擬存儲單元將影響相鄰(多個)可尋址存儲單元的(多個)閾值電壓的可能性。

圖1A是其中具有EEPR0M單元的NAND型串的傳統非易失性存儲器件的電氣原理圖。
圖1B是示出了根據現有技術的被擦除和被編程EEPROM單元的
9相關閾值電壓的曲線圖。
圖1C是示出了顯現編程偏置條件的EEPROM單元的NAND型串
的電氣原理圖。
圖ID示出了從根據現有技術的被擦除EEPROM單元和被編程 EEPROM單元讀取數據的操作期間，NAND型串中的電流。
圖2A是根據本發明的實施例的集成電路存儲器件的版圖視圖。圖2B是沿線2B-2B'截取的圖2A中存儲器件的剖面圖。圖2C是沿線2C-2C'截取的圖2A中存儲器件的剖面圖。圖2D是圖2A中存儲器件的電氣原理圖。
圖3A是根據本發明的另一實施例的集成電路存儲器件的版圖視圖。
圖3B是沿線3B-3B'截取的圖3A中存儲器件的剖面圖。圖3C是沿線3C-3C'截取的圖3A中存儲器件的剖面圖。圖4A-4B是根據本發明的附加實施例的集成電路存儲器件的版圖視圖。
圖5A是根據本發明的實施例的存儲卡的框圖。圖5B是根據本發明的實施例的存儲系統的框圖。
具體實施例方式
現將參照附圖更全面地描述本發明，其中顯示了本發明的優選實施例。然而，本發明可由很多不同形式得以具體化且不應該將其解釋為由本文所陳述的實施例所限制；而應理解為，通過提供這些實施例，從而使此公開變得完整和完善，且將本發明的范圍完全傳達給本技術領域中的技術人員。在所有附圖中，相同的參考數字表示相同的元件，且其上的信號線和信號表示為相同的參考字符。在不考慮不同信號的情況下，信號可能被同步和/或經由少量的布爾運算(例如，反轉)。
圖2A和圖2D是根據本發明的第一實施例的非易失性集成電路存儲器件100的版圖和原理圖視圖。存儲器件100為非易失性存儲器件，其可包括非易失性存儲單元的多個陣列(a/k/a區塊)。如本文所述，存儲器件100中的非易失性存儲單元可能是利用多層電荷陷阱絕緣層
的電荷陷阱EEPROM單元，但是，也可能使用其它類型的非易失性存儲單元(例如，浮動柵型)。存儲器件100中所示出的非易失性存儲單元的陣列包括分別連接至對應位線的電荷陷阱EEPROM單元的多個 NAND型串。將位線圖示為Anormalo位線BL和AdummyO位線，所述 Anorma^位線BL與電荷陷阱EEPROM單元的AnormaI@NAND型串 101相關聯，所述Anormal@NAND型串101存儲被寫入存儲器件100 的和被從存儲器件100讀取的數據。虛擬位線與電荷陷阱EEPROM單元的Adummy③NAND型串102和102'相關聯，這些串在讀取操作期間為不可尋址的，且因此對存儲器件的100數據容量沒有貢獻。將虛擬位線圖示為DBLa、以及DBLb和DBLc， DBLa表示與電荷陷阱存儲單元的主虛擬NAND型串102相關聯的主虛擬存儲位線，而DBLb和 DBLc表示與電荷陷阱存儲單元的一對輔助虛擬NAND型串102'相關聯的輔助虛擬位線。電荷陷阱存儲單元的三個虛擬NAND型串102和 102'將所示陣列左側上的第一多個可尋址NAND型串101與所示陣列右側上的第二多個可尋址NAND型串101隔開。
電荷陷阱存儲單元的所示陣列與多區塊存儲器件(例如，包含區塊MB (i-l) ， MB (i+l)，...)中的單元的第一存儲區塊MBi相關聯。單元的第一存儲區塊MBi包括多個如WL0-WL3所示的字線、串選擇線(SSL)和接地選擇線(GSL)。將串選擇線SSL電連接至存儲單元的每個串頂部處的各個串選擇晶體管(例如，NMOS晶體管)的柵極，并且將接地選擇線GSL電連接至存儲單元的每個串底部處的各個接地選擇晶體管(例如，NMOS晶體管)的柵極。每個串選擇晶體管包括由導電通孔110電連接至各個位線BL的源/漏區。如圖2A中標明區域A和圖2B的截面所示，電荷陷阱EEPROM單元的主虛擬串102 中的串選擇晶體管的源/漏區114由導電通孔110電連接至處于一定水平金屬化(例如，Ml)的虛擬位線，并電連接至處于更高水平金屬化 (例如，M2)的金屬帶111。
11圖2B示出了沿線2B-2B'截取的圖2A中存儲器件的剖面圖。特別地，圖2B示出了陣列中的串選擇晶體管的源/漏區的截面，其中，該陣列與第一存儲區塊MBi相關聯。相對于電荷陷阱存儲單元的常規 NAND型串和電荷陷阱存儲單元的輔助虛擬NAND型串(與虛擬位線 DBLb禾P DBLc相關聯)，該源/漏區為各個NMOS晶體管的N型(例如，N+)半導體區域113。這些源/漏區113由各個槽型隔離區域112 相互隔開。這些槽型隔離區域112在袖珍P阱區14 (PPWELL)中被互相間隔開。袖珍P阱區14與下面延伸在P型半導體襯底10中的N+ 阱區(例如，N型外延層12)形成整流結。相反，虛擬NAND型串中串選擇晶體管的源/漏區為與袖珍P阱區14形成非整流結的P型(例如,P+)半導體區域114。
圖2C示出了電荷陷阱EEPROM單元的主虛擬串102的剖面圖，其中，該主虛擬串102與主虛擬位線DBLa和上層金屬帶lll相關聯。與相鄰的存儲區塊MBi和MB (i+l)相關聯的串選擇晶體管共享P+ 源/漏區114，該P+源/漏區114提供直接電接觸到主虛擬位線DBLa和金屬帶111。此直接電接觸使能存儲控制電路(未示出)經由金屬帶 lll和主虛擬位線DBLa直接控制袖珍P阱區14的電壓電勢。該直接控制防止袖珍P阱區14經歷會改變周圍電荷陷阱EEPROM單元的閾值電壓的局部浮動效應(即，阱電壓Adrift )。當其它常規串101中單元的各行以及區塊MBi內輔助虛擬串102'中單元的各行經受編程時，與電荷陷阱EEPROM單元的每個主虛擬串102—同存在的P+源/ 漏區114也阻止對主虛擬串102中的單元進行編程。P+源/漏區114通過防止對應串選擇晶體管的常規操作來阻止對主虛擬串102中的單元進行編程。
根據本發明的一些實施例，可將輔助虛擬位線DBLb和DBLc保持為固定電壓電平(例如，0伏特)，以使能利用AdummyO數據對輔助虛擬串102'中的電荷陷阱EEPROM單元進行的編程，其中，所述 Adummy③數據在對相應的區塊MBi進行頁面讀取操作時，不能用于讀取。盡管不希望被任何理論所約束，但可確信的是主虛擬串102中的電荷陷阱存儲單元在重復操作期間不能經受編程，用以將頁面數據寫
入存儲區塊MBi的每一行的，最終將導致在這些單元中的過擦除條件。該過擦除條件會導致單元的電荷陷阱區域中的可遷移正電荷載流子 (即，空穴)的堆積，并導致將這些電荷載流子傳遞至相鄰串中。因此，在主虛擬串102的相對側上使用一對輔助虛擬串102'用作物理緩沖器，以消除和/或限制這些過量的電荷載流子對常規串101中的單元的閾值電壓的影響。
圖3A是根據本發明的另一實施例的集成電路存儲器件100'的版圖視圖。圖3A的存儲器件100'類似于圖2A的存儲器件100，但是，圖3A的主虛擬串102包括分段主虛擬位線。此分段位線包括區段 DBLal和DBLa2。由控制電路(未示出)偏置為固定電勢的區段DBLal 被電連接至袖珍P阱區14中的P+半導體區域114。如圖3A中的區域 C所標明，還將每個區段DBLal連接至處于高水平金屬化(例如， M2)的對應金屬帶111。此外，如圖3B-3C所示以及圖3A中的區域B 所標明，區段DBLa2通過多級互連被電連接至共用源極線CSL和被偏置至固定電勢(例如，Vss)的金屬帶143。共用源極線CSL為在N+ 半導體區域115和槽型隔離區域112的交錯序列上延伸的圖案化金屬線。基于這些電連接，在擦除存儲器件100'的操作期間，以傳遞至袖珍P阱區14的擦除電壓(例如，+20伏特)來驅動位線區段DBLal，并且電氣地浮動與CTF存儲單元的常規串相關聯的輔助虛擬位線 DBLb和DBLc以及常規位線。
圖4A-4B示出了根據本發明的又一實施例的集成電路存儲器件 100"。該存儲器件IOO"包括由圖3C進一步示出的主虛擬位線區段 DBLal、以及輔助虛擬位線區段DBLbl和DBLcl，其中，所述位線區段被電連接在一起并被以與袖珍P阱區14和P+阱區114相同的電勢對進行偏置。可將這些位線區段DBLal、 DBLbl和DBLcl圖案化為與圖 4A中的區域145所示的結合的區段或者可以使用由圖4B中的區域146
13所示的金屬互連、以高水平金屬化將它們結合在一起。類似地，可將
連接至共用源極CSL的位線區段DBLa2與所示的緊鄰位線區段DBLb2 和DBLc2結合。基于這些電連接，位線區段DBLal、 DBLbl和DBLcl 在存儲器件IOO"的擦除操作期間將以相同的、傳遞至袖珍P阱區14 的擦除電壓(例如，+20伏特)來驅動。此外，在此擦除操作期間，電氣地浮動與CTF存儲單元的常規串相關聯的位線。
因此，本發明的這些實施例包括閃速存儲器陣列，該閃速存儲器陣列中至少具有電荷陷阱單元的第一頁面，其中，該電荷陷阱單元的第一頁面被電耦合至陣列第一行的第一字線。電荷陷阱存儲單元的第一頁面包括多個可尋址"常規"存儲單元和多個緊鄰的不可尋址"虛擬"存儲單元，其中，所述可尋址存儲單元被配置為用來存儲在讀取
操作期間待檢索的數據，所述不可尋址存儲單元被配置為用來存儲在讀取操作期間不可檢索的虛擬數據。多個緊鄰的不可尋址存儲單元包括主虛擬存儲單元和至少一個輔助虛擬存儲單元，其中，所述主虛擬存儲單元在操作期間被阻止對其編程用來將頁面數據寫入電荷陷阱存儲單元的第一頁面，并因此變得易于"過擦除"。在該操作期間，使用虛擬數據對此(多個)輔助虛擬存儲單元進行編程，用來將頁面數據寫入電荷陷阱存儲單元的第一頁面。
圖5A示出了根據本發明的另一實施例的集成電路存儲卡200。該存儲卡200包括存儲控制器220和閃速存儲器件210，它們可以被配置為用來包含圖2A-2D、圖3A-3C和圖4A-4B中存儲器件IOO-IOO"的元件。經由存儲器接口電路225將閃速存儲器件210電耦合至常規設計的雙向總線。可將諸如SRAM存儲器件221、處理單元(CPU)222以及錯誤檢査和修正電路(ECC)的附加存儲器電耦合至雙向總線。此外，可使用主機處理器接口電路223來實現閃速存儲器和主機處理器(未示出)之間的通信。圖5B示出了包括存儲子系統310的集成電路存儲系統300。存儲子系統310包括閃速存儲器件311和將閃速存儲器件 310電耦合至雙向總線360的存儲控制器312。進一步將存儲系統300圖示為包括電耦合至總線360的中央處理器330、隨機存取存儲器340、用戶接口 350和調制解調器320。
在附圖和說明書中已公布了本發明的典型優選實施例，且盡管使用了特定的術語，但僅以一般性和說明性意義來使用它們而并非出于限制目的，以下的權利要求闡述了本發明的范圍。
1權利要求
1. 一種集成電路存儲器件，包括半導體襯底，所述半導體襯底中具有第一導電性類型阱區；以及在所述阱區內的非易失性存儲器陣列，所述非易失性存儲器陣列中具有電荷陷阱存儲單元的第一和第二多個NAND串，所述第一和第二多個NAND串通過電荷陷阱存儲單元的主虛擬NAND串和電荷陷阱存儲單元的輔助虛擬NAND串而被相互隔開，所述輔助虛擬NAND串緊鄰所述主虛擬NAND串而延伸，所述主虛擬NAND串包括電連接至所述阱區的主虛擬位線。
2. 權利要求1所述的存儲器件，其中所述主虛擬NAND串還包括串選擇晶體管，所述串選擇晶體管中具有與所述阱區形成非整流結的第一導電性類型的第一源/漏區；以及其中所述主虛擬位線被電連接至所述串選擇晶體管的所述第一源/漏區。
3. 權利要求2所述的存儲器件，其中所述串選擇晶體管中具有與所述阱區形成整流結的第二導電性類型的第二源/漏區。
4. 權利要求1所述的存儲器件，其中所述輔助虛擬NAND串包括電連接至所述主虛擬位線的輔助虛擬位線。
5. 權利要求4所述的存儲器件，其中所述輔助虛擬NAND串還包括其中具有第二導電性類型的第一源/漏區的串選擇晶體管，所述的第二導電性類型的第一源/漏區與所述阱區形成整流結并被電連接至所述輔助虛擬位線。
6. —種集成電路存儲器件，包括非易失性存儲器陣列，所述非易失性存儲器陣列中具有電荷陷阱存儲單元的第一和第二輔助虛擬NAND串，所述第一和第二輔助虛擬NAND串通過電荷陷阱存儲單元的主虛擬NAND串被相互間隔開，所述主虛擬NAND串包括電連接至與所述第一和第二輔助虛擬NAND串相關聯的第一和第二輔助虛擬位線的主虛擬位線。
7. 權利要求6所述的存儲器件，其中所述主虛擬NAND串包括NMOS串選擇晶體管，所述NMOS串選擇晶體管具有電連接至所述主虛擬位線的P型源/漏區。
8. 權利要求6所述的存儲器件，其中所述非易失性存儲器陣列在P型阱區中延伸；且其中所述NMOS串選擇晶體管的P型源/漏區與P型阱區形成非整流半導體結。
9. 一種集成電路存儲器件，包括第一導電性類型阱區；以及在所述阱區中的非易失性存儲器陣列，所述非易失性存儲器陣列包括電荷陷阱存儲單元的多個緊鄰的虛擬NAND串，所述多個緊鄰的虛擬NAND串具有各自的相互電連接并被電連接至所述阱區的虛擬位線。
10. 權利要求9所述的存儲器件，其中，與所述多個緊鄰的虛擬NAND串中的第一個相關聯的串選擇晶體管包括第一導電性類型的第一源/漏區和第二導電性類型的第二源/漏區。
11. 權利要求9所述的存儲器件，其中所述的第一導電性類型的第一源/漏區與所述阱區形成非整流結并被電連接至與所述多個虛擬NAND串相關聯的虛擬位線。
12. 權利要求IO所述的存儲器件，還包括延伸跨過所述阱區的共用源極線；以及在所述共用源極線上且在兩個所述虛擬位線之間延伸的多級金屬互連。
13. —種集成電路存儲器件，包括半導體襯底，所述半導體襯底中具有第一導電性類型阱區；以及在所述阱區內的非易失性存儲器陣列，所述非易失性存儲器陣列包括電荷陷阱存儲單元的主虛擬NAND串和電荷陷阱存儲單元的至少一個輔助虛擬NAND串，所述輔助虛擬NAND串緊鄰所述主虛擬 NAND串而延伸，所述主虛擬NAND串包括電連接至所述阱區的主虛擬位線。
14. 權利要求13所述的存儲器件，其中所述非易失性存儲器陣列還包括電荷陷阱存儲單元的第一多個NAND串，所述第一多個NAND 串通過所述輔助虛擬NAND串與所述主虛擬NAND串隔開。
15. 權利要求14所述的存儲器件，其中所述非易失性存儲器陣列還包括電荷陷阱存儲單元的第二多個NAND串；且其中所述主虛擬 NAND串在所述第一和第二多個NAND串之間延伸。
16. 權利要求13所述的存儲器件，還包括延伸跨過所述阱區的共用源極線；以及多級金屬互連，所述多級金屬互連在鄰近所述至少一個輔助虛擬 NAND串的位置處、在所述共用源極線上延伸。
17. —種電荷陷阱閃速存儲器件，包括閃速存儲器陣列，所述閃速存儲器陣列中至少具有電荷陷阱存儲單元的第一頁面，所述第一頁面被電耦合至第一字線，所述的電荷陷阱存儲單元的第一頁面包括被配置為用來存儲在讀取操作期間待檢索的數據的多個存儲單元和被配置為用來存儲在所述讀取操作期間不可檢索的虛擬數據的多個緊鄰的存儲單元。
18. 權利要求17所述的存儲器件，其中所述多個緊鄰的存儲單元包括主虛擬存儲單元，在操作期間阻止將所述主虛擬存儲單元編程為將頁面數據寫入電荷陷阱存儲單元的所述第一頁面；以及至少一個輔助虛擬存儲單元，在所述操作期間使用虛擬數據對所述至少一個輔助虛擬存儲單元進行編程，以將頁面數據寫入電荷陷阱存儲單元的所述第一頁面。
19. 權利要求18所述的存儲器件，其中所述至少一個輔助虛擬存儲單元包括位于所述主虛擬存儲單元的相對側上的一對輔助虛擬存儲單元。
20. —種操作電荷陷阱閃速(CTF)存儲器陣列的方法，包括在操作期間以擦除電壓偏置主虛擬位線，所述主虛擬位線被電耦合至所述存儲器陣列的半導體阱區，以擦除所述存儲器陣列。
21. 權利要求20所述的方法，其中，偏置主虛擬位線包括在所述存儲器陣列中同時浮動多個常規位線時，以所述擦除電壓對所述主虛擬位線進行偏置。
22. 權利要求20所述的方法，其中，偏置主虛擬位線包括在所述存儲器陣列中同時浮動多個常規位線時，以所述擦除電壓對所述主虛擬位線和至少一個輔助虛擬位線進行偏置。
全文摘要
本發明提供一種利用虛擬存儲單元改善電荷陷阱存儲器陣列中的數據可靠性的非易失性存儲器件。一種電荷陷阱閃速存儲器件，包括閃速存儲器陣列，該閃速存儲器陣列中至少具有電荷陷阱存儲單元的第一頁面，該第一頁面被電耦合至第一字線。所述電荷陷阱存儲單元的第一頁面包括多個可尋址存儲單元和多個緊鄰的不可尋址“虛擬”存儲單元，其中，所述可尋址存儲單元被配置為用來存儲在讀取操作期間待檢索的數據，所述不可尋址虛擬存儲單元被配置為用來存儲在讀取操作期間不可檢索的虛擬數據。所述多個虛擬存儲單元包括至少一個輔助虛擬存儲單元，該輔助虛擬存儲單元被用作抵抗所述陣列的電荷陷阱層中的側孔傳遞的緩沖器。
文檔編號H01L27/115GK101465353SQ200810185638
公開日2009年6月24日申請日期2008年12月17日優先權日2007年12月17日
發明者沈載星, 申有哲, 薛鐘善申請人:三星電子株式會社

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