防止晶片處理工藝期間溝槽mosfet的柵氧化損壞的方法

專利名稱：防止晶片處理工藝期間溝槽mosfet的柵氧化損壞的方法
技術領域：
本發明總體涉及半導體器件制造領域。更具體地，本發明涉及提高半導 體器件制造效率的技術和相應的器件結構。
背景技術：
MOSFET (金屬氧化物半導體場效應晶體管)器件具有許多工業應用， 諸如功率放大器，功率開關和低噪聲放大器等。對于許多這樣的應用，柵極 漏電流是器件具有關鍵重要性的性能參數之一，因為該參數可能影響 MOSFET器件的驅動能力及其相關的靜態功率損耗。在實際操作中不可能實 現理想的零柵極漏電流。通過調整現有晶片處理工藝參數設定在實質上減少 柵極漏電流被認為是很困難的。減少漏電流的另一個常規技術是通過器件設 計減小閾值電壓以減小靜態功率損耗。但是閾值電壓的減小具有其他衍生的 系統問題，諸如相應減小的可抵抗虛假導通的器件噪聲容限。因此，持續地 存在相容協調地制造低柵極漏電流的MOSFET器件的需要。當將額外的功能 集成到同一芯片上的制造工藝可能誘發對溝槽MOSFET尤其對柵氧化的損 壞從而造成過大的柵極漏電流時，這一點對于溝槽MOSFET芯片尤為重要。

發明內容
本發明提出一種在溝槽MOSFET器件的頂部增設靜電放電(ESD)保護 模塊時防止溝槽MOSFET的柵氧化損壞的方法。該ESD保護模塊具有一個 底層，該底層的圖案化工藝被認為會引起對溝槽MOSFET的柵氧化的損壞。 該方法包括
a) 制造其上具有若干溝槽MOSFET的晶片。
b) 確定能防止ESD保護模塊的底層圖案化工藝對溝槽MOSFET的柵氧
化造成損壞的絕緣層材料。在晶片的頂部形成該絕緣層。
c) 在該絕緣層的頂部增設并圖案化ESD保護模塊。d)移除該絕緣層的不位于ESD保護模塊下方的部分。
可選地，在步驟b)和c)之間，該絕緣層的位于溝槽MOSFET上部主體
頂部的其材料損壞不會影響溝槽MOSFET的功能的部分可被移除。
在底層的圖案化工藝使用第一刻蝕劑的實施例中，形成絕緣層的步驟b)
進一步包括選擇使用第一刻蝕劑時與底層相比較呈現實質上更低的刻蝕速率
的絕緣層材料。
在絕緣層的移除工藝使用第二刻蝕劑的另一個實施例中。形成絕緣層的 步驟b)進一步包括選擇使用第二刻蝕劑時與襯墊氧化和柵氧化相比較呈現實 質上更高的刻蝕速率的絕緣層材料。
在更多特定的實施例中，溝槽MOSFET的上部主體由熱生長在圖案化的 柵氧化頂部的襯墊氧化的雙層構成。該襯墊氧化也在晶片的其他部分上延伸。 經選擇的絕緣層材料為Si3N4，該Si3N4通過低壓化學氣相淀積(LPCVD)工 藝形成在襯墊氧化的頂部。所述底層由圖案化的低溫氧化(LTO)構成，該 低溫氧化通過低溫淀積工藝淀積在絕緣層的頂部。
在更多特定的實施例中，選擇氫氟酸(HF)刻蝕LTO，而選擇熱磷酸 (H3P04) ,Si3N4。
作為根據上述方法制成的更特定的半導體器件，該特定器件包括
1. 具有有源區和終端區的半導體襯底；
2. 在有源區中制作的若干溝槽MOSFET單元；
3. 在終端區的半導體襯底的頂部制作的若干ESD保護二極管；
4. 夾在保護二極管和半導體襯底之間由氧化物/氮化物/氧化物(ONO) 構成的絕緣層，該氮化物層在制造工藝中具有氧化刻蝕阻擋的功能。
本發明可以提高半導體器件制造效率。
通過下文的描述，本發明的各個方面及其若干實施例對于本領域的普通 熟練技術人員將更加顯而易見。


為了更完整地描述本發明的若干實施例，本文參照附圖進行說明。但是 附圖不應被認為是對本發明的范圍的限制，而僅是用于說明性的目的。
圖1是在溝槽MOSFET的頂部具有ESD保護模塊的半導體器件的透視
7圖2是圖1的半導體器件的等效電路圖3圖示圖1的ESD保護模塊的簡化的I-V曲線特性；
圖4是圖1的半導體器件的晶片制造統計數據的散布圖，圖中顯示呈現
不可接受的高溝槽MOSFET柵極漏電流的相當數量的晶片；
圖5到圖11圖示本發明的詳盡的晶片制造工藝，其中絕緣層增設在溝槽
MOSFET的頂部和ESD保護模塊的底部之間用于防止溝槽MOSFET的柵氧
化損壞；
圖12是最終的具有增設絕緣層的經改進的半導體器件的透視圖； 圖13是制造效率相對于晶片組序號的曲線圖，圖中顯示了實施本發明的 方法后對效率的重大提高；以及
圖14圖示了應用本發明的最終產品的橫截面。
具體實施例方式
上文和下文參考本文包含的附圖進行的描述僅集中于本發明的一個或多 個當前的優選實施例，同時也描述一些示例性的可選特征和/或替代實施例。 所呈現的描述和附圖用作說明的目的而不是對本發明的限制。因此，本領域 的普通熟練技術人員可以容易地意識到各種變化，修改和替代。這樣的各種 變化，修改和替代應被認為也處于本發明的范圍內。
圖1是在溝槽MOSFET 50的頂部具有ESD保護模塊62的半導體器件 IO的透視圖。該溝槽MOSFET 50具有朝向其底部的P-外延層59，該外延層 59上相繼具有外延MOSFET主體層53 (N-或N型)，P+源極區域58和襯墊 氧化103。為了簡化，此處省略了溝槽MOSFET 50的底部襯底。溝槽MOSFET 50的柵極結構具有通過薄柵氧化102與外延MOSFET主體層53分離的溝槽 柵多晶硅電極101。襯墊氧化103的頂部是ESD保護模塊62，該ESD保護 模塊62具有若干串聯的齊納(Zener) 二極管，該齊納二極管嵌入在帶有低 溫氧化(LTO) 105基底的多晶硅層基質106中。這一點用低溫氧化(LTO) 105頂部的交替的N+和P+區域的水平序列圖示。圖2是圖1的半導體器件 10的等效電路圖，圖3顯示圖1的ESD保護模塊的簡化I-V曲線特性。至 此本領域的熟練技術人員應該清楚的是，ESD保護模塊62具有多重串聯的齊納二極管，用于針對靜電放電的各個能量水平保護溝槽MOSFET 50的柵 極。在圖中，ESD保護模塊62具有PNPNP結構，但是可以應用任何數量的 串聯齊納二極管。當電壓達到一定的閾值時，電流通過ESD保護模塊62轉 移，因此保護脆弱的柵氧化102。從器件功能的觀點看，溝槽MOSFET 50 因此可被描述為位于半導體器件芯片10的有源區內，而ESD保護模塊62 可被描述為位于半導體器件芯片10的終端區內。
圖4是圖1的半導體器件的晶片制造統計數據的散布圖，圖中顯示相當 數量的已制造晶片卻是不可接受的晶片組84，該晶片呈現25V的柵-源電壓 下不可接受的高溝槽MOSFET柵極漏電流Igss。這里，每一個圖標(菱形， 正方形，圓形，十字形等)都代表一片已制造晶片。以安培為單位，每片晶 片所測出的柵極漏電流Igss都沿橫軸標示。相對于顯示為零(0)的晶片總 體中值數據，晶片數據的累積概率沿縱軸以西格瑪(sigma (標準偏差))為 單位標示。在該情況下，可接受的限度80設定在1.0E-6安培(l微安)，從 而將可接受晶片組82與不可接受晶片組84區分。注意，作為柵極漏電流測 試裝置的一部分功能，不可接受晶片組84的所有Igss數據都被人為箝制在 安全的1.0E-5安培(10微安)的低值以防止測試裝置自身損壞。
基于若干系統實驗(本文未敘述)，不可接受晶片組84的高溝槽MOSFET 柵極漏電流顯示出了與LTO刻蝕過程的較高的關聯性，所述的LTO刻蝕過 程圖案化ESD保護模塊62的LTO層105。進一步的故障分析揭示了表現出 由于LTO刻蝕工藝引起其材料損壞的柵極溝道的頂部邊緣的柵氧化102的糟 糕質量。因此，本發明提出增設夾在溝槽MOSFET 50和LTO 105之間的絕 緣層以防止LTO圖案化工藝損壞柵氧化102。具體地，選擇Si3N4作為該絕 緣層的材料，因為在使用LTO刻蝕劑時與LTO 105相比較Si3N4顯示實質上 較低的刻蝕速率。
圖5到圖11顯示本發明的詳盡的晶片制造工藝，其中Si3N4絕緣層增設 在溝槽MOSFET 50的頂部和ESD保護模塊的底部之間以防止溝槽MOSFET 50的柵氧化損壞。還有，為了簡化，圖中省略了溝槽MOSFET 50的底部襯 底。
在圖5中，在經過處理的外延MOSFET主體層53和外延層59的雙層的 頂部溝槽內熱生長然后圖案化柵氧化102。然后在柵氧化102的頂部淀積溝槽柵多晶硅101并進行刻蝕。在其生長過程中可以調整柵氧化102的厚度以 適應各種產品的要求。
在圖6中，在頂部熱生長約200A厚度的襯墊氧化103以保護溝槽柵多 晶硅101和柵氧化102。
如圖7所示，本發明提出的Si3N4絕緣層104形成在頂部以保護襯墊氧 化103及隨后的柵氧化102免受LTO刻蝕工藝的影響。可以利用低壓化學氣 相淀積(LPCVD)工藝形成Si3N4絕緣層104。作為對于高器件效率的工藝 一致性的指示，SbN4絕緣層104的厚度保持在<3%容限的晶片內均勻性和 <10%容限的晶片間均勻性。
在圖8中，ESD保護模塊62的制造開始于在Si3N4絕緣層104頂部約 1500A厚度的LTO 105的淀積以進一步使增設的上部ESD保護模塊層62與 硅襯底絕緣。可以利用低溫淀積工藝淀積LTO 105，作為實例通常在50(TC 的溫度下進行化學氣相淀積(CVD)。
在圖9中，多晶硅層106淀積在頂部，成為ESD保護模塊62的基質材 料。ESD多晶硅注入，ESD 二極管背景摻雜，ESD多晶硅掩模設置，形成 ESD 二極管區域，ESD多晶硅干法刻蝕和在LTO 105處停止的過刻蝕的若干 更詳細的步驟沒有在文中顯示，是為了避免使對于理解本發明不重要的細節 不必要地模糊本發明的基本原理。總之，其后ESD保護模塊62被完全形成。
圖IO圖示本發明的高度重要的步驟，該步驟中圖案化ESD保護模塊62 外的LT0 105，然后利用濕法氧化刻蝕將其移除。這里，化學刻蝕劑應該在 LTO 105和Si3N4絕緣層104之間進行良好選擇，從而實現使刻蝕在進行到 Si3N4絕緣層104時停止。也就是說，LTO化學刻蝕劑應該進一步最大化LTO 105和Si3N4絕緣層104之間刻蝕速率的差別，從而保證在LTO圖案化過程 完成時仍留下足夠數量的Si3N4保護其下方的襯墊氧化層103。作為一個特定 的實施例，氫氟酸(HF)被用于刻蝕LTO 105。刻蝕開始時，初始Si3N4絕 緣層104的厚度大約為60A，在LTO刻蝕后仍然留下大約34A的余留厚度。
圖11圖示本發明的另一個很重要的步驟，該步驟中利用氮化物濕法刻蝕 最終去除ESD保護模塊62區域外的Si3N4絕緣層104，這里，化學刻蝕劑應 該在Si3N4絕緣層104和襯墊氧化103之間進行良好選擇，從而實現使刻蝕 在進行到襯墊氧化103時停止，也就是說，氮化物化學刻蝕劑應該進一步最
10大化Si3N4絕緣層104和襯墊氧化103之間刻蝕速率的差別，從而保證在氮 化物刻蝕過程完成時仍留下足夠數量的襯墊氧化保護其下方的柵氧化層 102。作為一個特定實施例，熱磷酸(H3P04)被選擇用于刻蝕Si3N4絕緣層 104。在Si3N4絕緣層104的移除完成之后，H3P04僅從下方的襯墊氧化103 (生長時約為200A)移除約10A的厚度，從而保護柵氧化102的臨界損壞 保護區120免受損壞。作為關于臨界損壞保護區120的側面注釋，在如圖7 中所示的晶片處理步驟之后，本發明允許圖案化的靈活性，然后移除位于溝 槽MOSFET50上部頂表面上的SbN4絕緣層104，因為該絕緣層104的材料 損壞不會影響到溝槽MOSFET50的功能，即Si3N4絕緣層104的不直接位于 臨界損壞保護區120上方的部分。
圖12是具有絕緣層的半導體器件12的結構透視圖，其中，增設的Si3N4 絕緣層104現在夾在LTO 105和襯墊氧化103之間。因此，留下的襯墊氧化 103仍然覆蓋并保護其下方的臨界損壞保護區120。注意，LTO 105-Si3Ht絕 緣層104-襯墊氧化103 (ONO)三層結構也在ESD保護模塊62和半導體襯 底之間形成有效的絕緣層。再次為了簡化，在這里省略了溝槽MOSFET 50 的底部襯底。
雖然這里沒有圖解，但是遵循本發明的溝槽MOSFET 50的若干其他器 件參數與本發明之前的參數相比較以確認不會引進其他不希望有的側面效 應。閾值電壓(Vth)被發現僅比之前稍低，平均漏源導通電阻(Rdson)顯 示與之前沒有區別。Vth, Rdson和Bvdss (柵源短路時的漏源擊穿電壓)的 最后統計分析表明，器件參數的漂移完全在其可允許的容限之內。
圖13顯示制造效率(％)相對于晶片組序號的曲線圖，分界晶片組86 (序號#12)表示本發明的引進。注意分界晶片組86之前效率在59%和99% 之間波動。分界晶片組86之后效率始終保持在約94%。在平均效率方面顯 示，本發明將其從82%提高到96.2%。
最后，圖14圖示了利用本發明在襯底60上產生的最后產品的橫截面示 意圖。溝槽MOSFET 50的柵極結構用柵接觸溝槽66構成，其頂部是柵接觸 金屬67。溝槽柵多晶硅101在第三維上連接到柵接觸溝槽66 (未顯示)。溝 道阻塞64界定溝槽MOSFET 50的有源溝道區域。源接觸金屬65從頂部接 觸若干源極區域58。在需要絕緣的地方，所設置的硼磷硅玻璃層(BPSG)63被用于絕緣源接觸金屬65和柵接觸金屬67。在任何需要之處，頂部鈍化 層70對最后產品進行鈍化。
雖然上文的描述包含許多特定內容，但是這些特定內容不應被認為相應 限制了本發明的范圍，而僅是對本發明的幾個當前的優選實施例提供了說明。 本領域的熟練技術人員應該清楚，本發明也可應用于在單個芯片上集成的半 導體器件的多種其他變化。除了如本文所述的柵氧化以外，本發明還可進一 步用于保護半導體器件的其他部分，諸如淺多晶硅柵極。本發明也預期可應 用到諸如鍺(Ge)，硅鍺(SiGe)，砷化鎵(GaAs)等的其他類型的半導體襯 底上，所述襯底的相應的材料也為絕緣層和刻蝕劑進行設定。
遍及本說明書和附圖，參考特定的結構給出若干示例性實施例。本領域 的熟練技術人員可以意識到，本發明可以以多種其他的特定形式實施，本領 域的熟練技術人員不需要過多的經驗就可以實現這樣的其他實施例。例如， 雖然在本申請中表述的是P-溝道MOSFET，但本發明同樣可應用于N-溝道 MOSFET。因此，為了本專利文件的目的，本發明的范圍不限于前文描述的 特定示例性實施例，而是由附后的權利要求限定。在權利要求的等效內容的 意義和范圍內的任何及全部修改都被視為包括在本發明的精神和范圍內。
權利要求
1. 一種在溝槽MOSFET器件的頂部增設靜電放電ESD保護模塊時在晶片處理工藝期間防止溝槽MOSFET的柵氧化損壞的方法，所述ESD保護模塊具有一個底層，該底層的圖案化工藝被認為會引起對溝槽MOSFET的柵氧化的損壞，其特征在于，該方法包括a)提供具有制造于其上的若干溝槽MOSFET的晶片；b)在晶片的頂部增設絕緣層，該絕緣層能防止底層圖案化工藝損壞溝槽MOSFET的柵氧化；c)在該絕緣層上增設并圖案化ESD保護模塊。
2. 如權利要求1所述的防止柵氧化損壞的方法，其特征在于，該方法進一步 包括d) 移除所述絕緣層的不位于ESD保護模塊下方的部分。
3. 如權利要求1所述的防止柵氧化損壞的方法，其特征在于，在步驟b)和 c)之間，該方法進一步包括bl)移除所述絕緣層的位于溝槽MOSFET上主體部分的頂部并且其 材料損壞不會影響溝槽MOSFET的功能的部分。
4. 如權利要求2所述的防止柵氧化損壞的方法，其特征在于，其中底層的圖 案化工藝使用第一刻蝕劑，并且相應地，增設絕緣層的步驟進一步包括選 擇使用第一刻蝕劑時與所述底層相比較呈現實質上更低的刻蝕速率的絕 緣層。
5. 如權利要求4所述的防止柵氧化損壞的方法，其特征在于，其中絕緣層的 移除工藝使用第二刻蝕劑，并且相應地，增設絕緣層的步驟進一步包括選 擇使用第二刻蝕劑時與柵氧化相比較呈現實質上更高的刻蝕速率的絕緣 層。
6. 如權利要求2所述的防止柵氧化損壞的方法，其特征在于，其中所述柵氧 化損壞會引起通過溝槽MOSFET的過大的漏電流，并且相應地，增設絕 緣層的步驟進一步包括選擇能防止底層圖案化工藝造成對柵氧化的損壞 的絕緣層。
7. 如權利要求6所述的防止柵氧化損壞的方法，其特征在于，其中晶片由硅 制成。
8. 如權利要求7所述的防止柵氧化損壞的方法，其特征在于，其中溝槽 MOSFET是N-溝道MOSFET或P-溝道MOSFET。
9. 如權利要求8所述的防止柵氧化損壞的方法，其特征在于，其中溝槽 MOSFET的上主體由柵氧化頂部的襯墊氧化的雙層構成。
10. 如權利要求9所述的防止柵氧化損壞的方法，其特征在于，其中所述柵氧 化在晶片處理工藝中在晶片的頂部熱生長。
11. 如權利要求10所述的防止柵氧化損壞的方法，其特征在于，其中所述襯 墊氧化在柵氧化的頂部熱生長。
12. 如權利要求9所述的防止柵氧化損壞的方法，其特征在于，其中所述底層 由用低溫淀積工藝淀積的低溫氧化LTO構成。
13. 如權利要求12所述的防止柵氧化損壞的方法，其特征在于，其中LTO的 圖案化工藝使用刻蝕劑，并且相應地，增設絕緣層的步驟進一步包括選擇 與LTO相比較呈現實質上更低的刻蝕速率的絕緣層材料。
14. 如權利要求13所述的防止柵氧化損壞的方法，其特征在于，其中選擇絕 緣層的步驟進一步包括將SbN4層用作絕緣層。
15. 如權利要求14所述的防止柵氧化損壞的方法，其特征在于，其中增設絕 緣層的步驟進一步包括通過低壓化學氣相淀積LPCVD工藝在襯墊氧化的頂部形成Si3Hj層。
16. 如權利要求15所述的防止柵氧化損壞的方法，其特征在于，其中圖案化 LTO的步驟進一步包括選擇進一步最大化LTO和Si3N4之間刻蝕速率的 差別從而保證在LTO圖案化過程完成時仍留下足夠數量的Si3N4保護其下 方的襯墊氧化層的LTO化學刻蝕劑。
17. 如權利要求16所述的防止柵氧化損壞的方法，其特征在于，其中選擇LTO 化學刻蝕劑的步驟進一步包括用氫氟酸HF刻蝕LTO。
18. 如權利要求16所述的防止柵氧化損壞的方法，其特征在于，其中移除絕 緣層的不位于ESD保護模塊下方的部分的步驟進一步包括選擇呈現Si3N4 和襯墊氧化之間充分不同的刻蝕速率從而保證在絕緣層移除過程完成時仍留下足夠數量的襯墊氧化保護其下方的柵氧化的Si3N4化學刻蝕劑。
19. 如權利要求18所述的防止柵氧化損壞的方法，其特征在于，其中選擇Si3N4化學刻蝕劑的步驟進一步包括使用熱磷酸H3P04刻蝕Si3N4。
20. —種在具有有源區和終端區的半導體襯底上形成ESD保護的溝槽 MOSFET器件的方法，其特征在于，該方法包括-a) 在半導體襯底的有源區中形成若干溝槽柵極；b) 在半導體襯底的頂部形成第一氧化層；c) 在第一氧化層上形成氮化層；d) 在氮化層上形成第二氧化層；e) 在第二氧化層上淀積多晶硅層；f) 在多晶硅層的位于終端區域內的第一部分中形成多個ESD保護二 極管，和移除多晶硅層的位于有源區內的第二部分；g) 移除位于有源區內的第二氧化層；和h)移除位于有源區內的氮化層。
21. —種功率半導體器件，其特征在于，該器件包括具有有源區和終端區的半導體襯底； 設置在所述有源區中的多個溝槽MOSFET單元； 設置在所述半導體襯底上所述終端區中的多個靜電放電ESD 二極 管；和包括夾在所述ESD 二極管和所述半導體襯底之間的氧化物/氮化物/ 氧化物ONO的絕緣層。
22. 如權利要求21所述的功率半導體器件，其特征在于，其中所述有源區不 包含任何氮化層。
23. 如權利要求21所述的功率半導體器件，其特征在于，其中所述氮化層的 作用是作為氧化刻蝕阻擋。
全文摘要
本發明公開了一種用于在溝槽MOSFET器件的頂部增設ESD保護模塊時在晶片處理工藝期間防止溝槽MOSFET的柵氧化損壞的方法和器件結構。該ESD保護模塊具有低溫氧化(LTO)底層，該底層的圖案化工藝被發現會引起柵氧化損壞。該方法包括a)在晶片上制造若干溝槽MOSFET；b)在晶片的頂部增設能防止LTO圖案化工藝損壞柵氧化的Si₃N₄絕緣層；c)在Si₃N₄絕緣層的頂部增設若干ESD保護模塊；和d)移除Si₃N₄絕緣層的不位于ESD保護模塊下方的部分。在一個實施例中，氫氟酸被用作圖案化LTO的第一刻蝕劑，而熱磷酸被用作移除部分Si₃N₄絕緣層的第二刻蝕劑。
文檔編號H01L21/822GK101447453SQ200810176769
公開日2009年6月3日 申請日期2008年11月18日 優先權日2007年11月29日
發明者何增誼, 潘夢瑜, 陳開宇 申請人:萬國半導體股份有限公司