專利名稱：垂直納米線fet器件的制造方法以及由該方法制造的fet器件的制作方法
技術領域：
本發明涉及由半導體納米線形成的場效應晶體管(FET)器件及其制 造方法。更具體地，本發明涉及具有集成到三維器件中的電鍍半導體納米 線的垂直FET器件及其制造方法。
背景技術：
半導體FET的改進通常是通過按比例縮小相對的器件尺寸來實現的。 然而，由于基本尺寸的限制，先進FET越來越依賴于非常規的材料和結構 以及特別的集成系統，以實現所希望的對電路性能的改善。高遷移率的溝 道FET是包括非常規的材料的FET類型的一個實例，在高遷移率的溝道 FET中，溝道材料包括替代硅(其是常規的)的諸如鍺的高遷移率材料。 已知基于納米線的FET呈現量子限制效應和改善的器件性能，在基于納米 線的FET中，半導體納米線被用作器件溝道。此外，垂直FET以三維方 式的集成已成為另一種系統類W莫的用于改善器件性能的非常規方法。可以通過化學氣相沉積(CVD)工藝容易地生長無^L半導體納米線。 以前已研究了基于單獨的無機納米線的FET。通常通過生長線的叢林，在 液體懸浮液中采集線，在襯底上使線隨機分布，并且與單獨的線形成接觸 以形成水平器件，來制造這樣的晶體管。近來，制造了基于垂直納米線的 場晶體管器件，其中通過CVD工藝生長諸如Si、 ZnO、 In203和InAs的 無機半導體的納米線(參見V. Schmidt et al， Small, vol.2， p.85(2006); J. Goldberger et al， Nato Letters, vol.6， p.973 (2006) ; T. Bryllert, Nanotechnology, vol.17, p.S227 (2006); T. Bryllert, IEEE Electron Device Letter, vol.27, p.323 (2006); H. T. Ng et al， "Single Crystal Nanowire Vertical Surround-Gate Field-Effect Transistor" Nanotechnology Letters, vol.4, pp 1247-1252 (2004);以及P. Nguyen et al， "Direct Integration of Metal Oxide Nanowire in Field-Effect Nanotransistor"， American Chemical Society, Nano Letters, vol.4， (4) pp 651-657 (2004))。納米線的 CVD生長起始于催化的顆粒。因此，原則上，這樣制造的垂直器件可以被 精確地設置在希望的位置，并且可以通過控制催化的顆粒的位置和尺寸來 控制納米線的直徑。然而，納米線生長和聚集的溫度下，在多數情況下， 催化的顆粒以液體的形式存在。由于納米線直徑的變化，器件的性能變得 很難控制。在J. Chen et al， "Vertical nanowire transistors with low leakage current", Applied Physics Letter, vol.82， p.4782 (2003)以及vol.85， pl401-1403 (2004)中描述了在聚合物膜中形成的電鍍寬帶隙化合物半導體 CuSCN。其中描述的器件通常具有工藝的可控性差的缺點。使用現有技術 工藝制造的FET限制了溝道幾何形狀的選擇、電介質特性、柵電極材料的 特性以及源和漏電極的特性。Heydon等人在J. Phys. D: Appl. Phys. Vol.30， No.7， pp 1083-1093 (1997) 發表的題目為"Magnetic Properties of Electrodeposited Nanowires，，的論文中描述了具有隨機定位的孔的聚合物模板(template)， 并且所形成的半導體納米線器件也隨機分布，因此器件的集成是不可能的。 另外，寬帶隙化合物半導體CuSCN限制了器件的變型和應用。還可參見 Martin等人在Science Vol.266， No.5193， pp.1961-1966 (1994)發表的題目為 "Nanomaterials: A Membrane-Based Synthetic Approach"的文章以及 Whitney等人在Science Vol.261， No.5126， pp.1316-1319 (1993)發表的題目 為"Fabrication and Magnetic Properties of Arrays of Metallic Nanowires" 的文章。在共同受讓給本申請的受讓人的序列號為11/620,224的由S. W. Bedell等人在2007年1月5日提交的名稱為"Sructures Containing Electrodeposited Germanium and Methods for Their Fabrication，，的共同
待審的美國專利申請以及序列號為11/620,391的由H. Deligianni等人也在 2007年l月5日提交的名稱為"Self-Constrained Anisotropic Germanium Nanostructure from Electroplating"的共同待審的美國專利申請中，描述了 通過電鍍形成包括鍺納米線的鍺外延結構的方法。Iwasaki等人的名稱為"Nanostructure, Electron Emitting Device, Carbon Nanotube Device, and Method of Producing the Same"的第 6，838，297號美國專利描述了包括陽極化膜的納米結構，其中納米孔從陽極 化膜的表面到襯底表面被完全切割穿過陽極化膜。該陽極化膜形成在這樣 的襯底上，該襯底的表面所包括的材料包括半導體、貴金屬、Mn、 Fe、 Co、 M、 Cu和碳。這些納米孔具有變化的直徑，例如在陽極化膜的表面 和襯底表面之間的位置處縮窄。在n型硅襯底上產生納米孔且以類似于第 二實施例的方式執4亍孔增寬工藝之后，電沉積Co,從而在納米孔內部形成 催化的精細顆粒。隨后，在2%的QjH4和98%的He的混合氣體中，在700 。C下加熱樣品l小時，從而由催化的超精細顆粒生長碳納米管。從納米管 內部以不同角度向外豎起的碳納米管具有范圍在2nm到50nm的碳直徑， 并且它們以不同的角度傾斜，且具有非常明顯地小于納米孔的直徑。圖1A是在由諸如硅、鍺和砷化鎵的材料構成的半導體襯底20上形成 的現有4支術的水平FET 10的示意圖。才艮據器件的類型，例如n-FET或 p-FET，襯底2(H皮適當地摻雜。在源和漏電極30之間的襯底20的最頂部 區域是FET 10的溝道40。通過位于溝道區域40上方的柵電極50來控制 FET 10的開關狀態。柵極電介質層60存在于溝道40與柵電極50之間。 通過隔離物層7(H吏柵電極的側壁與器件的其它部分分隔。圖1B是在T. Bryllert等人在IEEE Electron Device Letter, 27(5)， pp 323-325 (2006)發表的題目為"Vertical High-Mobility Wrap-Gated InAs Nanowire Transistor，，的文章中描述的由通過CVD方法而生長的半導體納 米線構造的現有4支術的垂直FET 100的示意圖。晶體管100包括溝道120， 該溝道120包括通過在也用作源電極的襯底110上的CVD工藝而生長的 半導體納米線。在生長半導體納米線120之后，圍繞半導體納米線120沉 積柵極電介質層150。然后在半導體納米線120的中間部分處，將柵電極 140制造成環繞柵極電介質150以及柵極電介質150內的半導體納米線120. 利用特定工藝制造漏電極130，以便其覆蓋半導體納米線120的頂部。通 過沉積在襯底110的表面上且包圍柵電極140的隔離物層160,柵電極140 與源電極110和漏電極130分隔。接觸線路130連接到半導體納米線120 的頂部。通過柵極電介質層150和隔離物層160來支撐柵極。利用化學氣相沉積(CVD)系統，通過使用金屬顆粒作為用于半導體 納米線的各向異性外延生長的籽晶，制造形成于芯片上的Bryllert等人的 半導體納米線。其后在半導體納米線上執行器件制造。通過在這些線上首 先沉積SiNx作為作為柵極電介質，形成金屬柵極。然后使用'減射沉積柵極 金屬，用SiNx和柵極金屬覆蓋全部線。為了使環繞的柵極僅僅圍繞線的底 部(base)存在，用有才幾膜旋涂該芯片。然后回蝕刻該膜，以暴露線的頂 部。從線的頂部蝕刻去掉柵極金屬。通過光刻和濕法蝕刻，限定柵極襯墊 和柵極指狀物(finger)。利用氣橋(airbridge )技術制造環繞線的頂部的 漏極接觸。由InAs襯底提供源極接觸。其上形成有環繞柵極的線，繼續制 造工藝。共同受讓的Cohen等人的名稱為"Vertical FET with nanowire channels and a silicided bottom contact"的美國專利7,230,286描述了 一種 垂直FET結構，其中在外延的且導電的底部外延導電的硅化物層上，納米 線形成FET溝道。納米線生長為垂直于底部導電層。源極和漏極位于其間 具有溝道的半導體納米線的每一端處。柵極電介質圍繞每個半導體納米線 的溝道，并且柵極導體圍繞柵極電介質。頂部和底部絕緣體填料(plug) 用作柵極隔離物，并且降低柵極-源極和柵極-漏極電容。在暴露的硅化物 層之上形成用于納米線生長的諸如Au、 Ga、 Al、 Ti和Ni的催化劑點。催 化劑點的寬度限定納米線的直徑。催化劑點輔助納米線的生長，并且通常 通過使用硅烷或四氯化硅的CVD或等離子體增強化學氣相沉積(PECVD ) 來執行納米線的生長。注意，納米線可以由與半導體襯底的材料相同或不 同的材料組成。
在一個實施例中，優選納米線應由與半導體襯底不同的材料組成。在本發明的另一個實施例中，納米線是具有基本上相同結晶取向的單晶Si納 米線。Si納米線可以形成在(lll)取向的Si襯底上，由于由也具有(lll)取向的襯底引晶，硅納米線取向為(111)。因此，使用與襯底取向相似的硅化物膜。雖然Cohen的專利教導由納米線制成的垂直FET，但它們不是 在控制納米線構造的納米孔中形成，并且這些納米線不與包含納米孔的下 電介質層接觸。其中的FET包括多條納米線，因此它們包括多個器件溝道。 在圖1B中所示的現有技術中，通過CVD工藝生長的半導體納米線是 獨立式的，并且在其生長之后易碎。Cohen等人的通過CVD或PECVD 生長的半導體納米線也是沒有任何支撐地獨立式生長的，因此它們也易碎。 因此，為了避免在處理期間損傷納米線，這樣的獨立式納米線的制造方法 本身是有問題的。發明內容本發明7>開了生長與模板共形且嵌在該模板中的半導體納米線的方法以瓦基于該半導體納米線制造FET器件的方法。本發明的一個目的是能夠制造由電鍍的鍺納米線構成的垂直FET。 本發明的另一個目的是提供一種將垂直FET集成到三維高密度器件中的方法。本發明的又一個目的是改善電鍍納米線基FET的制造方法的可控性 和靈活性。還希望使用與當前的互補金屬氧化物半導體(CMOS)技術兼容的工 藝來改進制造電鍍納米線基FET的方法。我們發現，作為CVD方法的替代方法，可以通過^f吏用預定才莫板的電 鍍方法形成半導體納米線，在該預定模板中，存在深的柱狀孔(納米孔)， 并且通過電鍍用半導體材料填充這些深的柱狀孔(納米孔)。如此形成的 半導體納米線被精確地定位，并且具有由孔直徑預定的直徑。此外，希望制造基于由中帶隙或低帶隙半導體構成的電鍍納米線的垂
直FET。根據本發明的一個方面，一種垂直取向的FET器件包括形成所述FET 器件的溝道的電鍍的垂直半導體納米線。具有用于所述FET的源極和漏極 的底部電極和頂部電極。柵極電介質材料形成為覆蓋所述半導體納米線的 中間部分的表面。通過電介質隔離物層使形成在所述柵極電介質材料上的 柵電極與所述頂部和底部電極分隔。根據本發明，通過以下步驟提供一種由所述電鍍的半導體納米線形成 FET器件的方法。在絕緣襯底上沉積包括底部導電層、電介質隔離物層、 柵電極層和電介質隔離材料的層的疊層。然后，通過使用構圖的掩模來蝕 刻穿過所述頂部隔離物層、所述柵電極層和所述底部隔離物層，在材料疊 層中產生包括納米孔的柱狀孔，所述柱狀孔連接到所述底部導電層。然后， 在所述柱狀孔內部在所述柵電極層的暴露的側壁上產生凹陷區域。在所述 凹陷區域中選擇性地形成柵極電介質層。通過在電解質中在所述疊層的底 部處的所述導電層和導電陽極之間施加鍍敷電流或電勢，或者通過無電鍍 敷，在所述柱狀孔中鍍敷半導體納米線，在所述電解質中所述半導體材料 形成在所述柱狀孔中以形成線狀結構。優選地，拋光且平面化所述半導體 納米線和所述頂部電介質隔離物層的頂面。沉積頂部導電層。根據本發明的另一方面，通過以下步驟提供一種在絕緣襯底上利用電 鍍的半導體納米線形成FET器件的方法。在絕緣襯底上沉積包括底部導電 層、電介質隔離物層和厚的犧牲電介質層的各層的疊層。通過使用構圖的 掩模干法蝕刻所述犧牲電介質材料和所述隔離物層，在材料疊層中產生包 括柱狀孔，所述柱狀孔連接到所述底部導電層。通過在電解質中在所述疊 層的底部處的所述導電層和導電陽極之間施加鍍敷電流或電勢，在所述柱 狀孔中電鍍半導體納米線，其中所述半導體材料形成在所述柱狀孔中以形 成線狀結構。去除所述犧牲電介質材料，以暴露所述半導體納米線的上部。 通過保形沉積柵極電介質材料，在所述半導體納米線的表面上以及在所述 隔離物層的頂上沉積柵極電介質層。通過定向沉積工藝在所述隔離物層上 沉積柵電極層。通過定向沉積在所述柵電極層上形成頂部隔離物層。拋光且平面化所述半導體納米線和所述頂部電介質隔離物層的頂面。然后沉積 頂部導電層。所述頂部和頂部導電層用作源電極和漏電極。形成FET器件的另一種方法是通過以下步驟從電鍍的半導體納米線 形成的。在絕緣襯底上沉積包括作為源電極或漏電極層的導電層、電介質 隔離物層、可選的柵極電介質材料和柵電極層的各層的疊層。通過使用蝕 刻掩模蝕刻所述柵電極層，在所述柵電極層中產生過孔結構。沉積柵極電 介質材料，以填充所述柵電極中的所述過孔，并且拋光所述柵極電介質材 料。沉積第二電介質隔離物層。在所述第二隔離物層的頂上形成蝕刻掩模， 所述蝕刻掩模具有與所述柵電極層中的過孔對準的過孔，其中所述掩模中 的過孔稍小于所述柵電極層中的過孔。利用所述掩模，使用定向干法蝕刻 工藝，穿過所述層的疊層產生柱狀孔，其中所述柱狀孔暴露所述疊層底部 處的所述導電層，延伸穿過所述頂部隔離物層、所述柵極電介質層和所述 底部隔離物層，不接觸所述柵電極層，并且其中保留在所述柵電極層的過 孔中的所述柵極電介質材料是連續的。通過在電解質中在所述疊層的底部 處的所述導電層和導電陽極之間施加鍍敷電流或電勢，在所述柱狀孔中電 鍍半導體納米線，其中所述半導體材料形成在所述柱狀孔中以形成線狀結 構。拋光且平面化所述半導體納米線和所述頂部電介質隔離物層的頂面。 沉積頂部導電層，作為第二源電極或漏電極層。本發明的另一方面涉及通過以下步驟形成具有電鍍的半導體納米線的 獨立的FET的陣列的方法。由具有共用源電極、柵電極和漏電極的電鍍的 半導體納米線形成垂直取向的FET。通過在將要連接的電極上橫過所述各層的疊層形成柱狀孔，并且通過 用導電材料填充所述柱狀孔而形成互連過孔結構，與柵電極、源/漏電極形 成接觸。然后，通過在所述頂部源/漏電極的頂上構圖、蝕刻穿過所述材料 的疊層，形成隔離結構，以分隔所述晶體管。然后，通過在所述蝕刻后的 結構中填充電介質材料，形成隔離結構。在本發明的優選實施例中，與電極的接觸是通過在所述柱狀孔中電鍍 Cu形成的Cu互連結構。與所述底部源或漏電極的接觸結構穿過所述柵電
極層，并且通過在其間形成絕緣或電介質結構而與所述柵電極層隔離。在 本發明的優選實施例中，在所述柱狀孔內部的側壁上產生凹陷區域，其中 所述柵電極層暴露，并且在所述凹陷區域中選擇性地形成電介質材料。本發明的另 一個實施例公開了 一種通過以下步驟形成具有電鍍的半導體納米線的三維集成FET器件的方法。形成具有電鍍的半導體納米線和共 用的源電極、柵電極和漏電極的垂直取向FET。隔離FET，并且形成與單 個的柵電極以及源/漏電極的接觸，以形成單獨的器件。然后通過在前一級 晶體管的頂上重復形成具有電鍍的半導體納米線的另一級垂直FET,在彼 此的頂上層疊FET器件的陣列。通過下面的詳細說明，對本領域技術人員而言，本發明的其它優點將 變得顯而易見，其中通過以最佳;漠式示例的方式在優選實施例中示出和描 述下面的詳細說明。將i人識到，只要不脫離公開的精神，該公開能夠適用 于其它和不同的實施例，并且其各個細節能夠適用于各種變型。因此，該 說明本質上應被視為是示例性的，而不是限制性的。通過下面結合附圖的詳細說明和所附的權利要求，本發明及其目的和 優點將更加顯而易見。
圖1A是形成在半導體襯底上的現有技術的水平FET的示意圖； 圖1B是由半導體納米線構造的現有技術的垂直FET的示意圖； 圖2A至2H是根據本發明的一個實施例制造具有電鍍的半導體納米線和共用的柵電極、源電極和漏電極的垂直FET的方法的示意圖；圖3A至3H是根據本發明的另 一個實施例制造具有電鍍的半導體納米線和共用的柵電極、源電極和漏電極的垂直FET的另 一方法的示意圖； 圖4A至4J是根據本發明的又一個實施例制造具有電鍍的半導體納米線和共用的柵電極、源電極和漏電極的垂直FET的又一方法的示意圖； 圖5A至5P是根據本發明的一個實施例制造具有電鍍的半導體納米線和獨立的柵電極、源電極和漏電極的隔離垂直FET的陣列的方法的示意 圖；以及圖6A至6B是根據本發明的一個實施例制造具有電鍍的半導體納米線 的三維集成的垂直FET的方法的示意圖。下面的參考附圖的詳細說明解釋了本發明的優選實施例以及優點和特征。
具體實施方式
第一實施例圖2A至2H是示出根據本發明的一個實施例制造具有作為器件溝道的 電鍍的半導體納米線的垂直場效應晶體管(FET) FET 200的方法的工藝 步驟的示意圖。圖2A示出4艮據本發明在由形成在襯底210上的層的疊層212構成的 其制造的初期時的垂直FET 200。層的疊層212包括導電層220、隔離物 層230、柵電極層240以及第二隔離物層230，。襯底210可以由任何不導 電的或者高阻抗的半導體材料構成，這些材料包括但不限于氧化鋁、氧化 鎂、氧化鋅、氧化硅、氮化硅、玻璃、未摻雜的硅、碳化硅以及其組合。襯底210還可以包括多層結構，其中頂面是不導電的或高阻抗的。被 設置為將要形成為源電極或漏電極的導電層220由任何合適的電極材料構 成，這些電極材料包括但不限于硅化物、鍺石(germanhe) 、 Pt、 Pd、 Al、 Er、 Ti以及上述材料的任何組合或多層結構。底部隔離物層230和上部隔離物層230，可以由任何可用于此目的的電 介質或絕緣材料構成，這些材料包括但不限于氧化硅、氮化硅、氧化鋁、 氧化鉿以及上述材料的組合或多層結構。半導體材料構成，這些材料包括但不限于多晶硅、Pd、 Pt、 Al、 Er、 Ti 以及上述材料的任何組合。柵電極層240的厚度由將要構造的器件的柵極 長度確定。所示出的柵電極層240被可選的帽層242覆蓋，該可選的帽層242被
設置以在柵電極層240上方沉積隔離物層230，的過程期間保護柵電極層 240不被損傷。適合用于帽層242的材料包括但不限于氮化硅、氧化硅、 氧化鋁、氧氮化硅以及其它不導電材料。帽層242可以由與底部隔離物層 230和頂部隔離物層230，相同的材料構成。可以通過濺射、蒸發、物理氣相沉積(PVD )、化學氣相沉積(CVD )、 原子層沉積(ALD)、電子束外延以及任何其它可用的沉積工藝，在襯底 210上順序沉積層220、 230、 240、 242和230，的疊層212。還可以通過沉 積諸如硅和金屬的前體(precursor)，然后由前體反應以形成諸如硅化物 的導電層，形成底部導電層220。圖2B示出在襯底結構200的頂上形成干法蝕刻掩才莫250之后的圖2A 的器件200。掩4莫250被構圖為具有過孔開口 252,該過孔開口 252暴露隔 離物層230，的頂面。掩模250可以由適合用于蝕刻掩模的任何材料構成， 這些材料包括但不限于光致抗蝕劑、UV抗蝕劑、抗反射涂層材料、聚合 物材料、鋁、鈦以及上述材料的組合。在本發明的一個實施例中，掩模250是自組裝雙阻擋(diblock)共聚 物材料構成，其中過孔252具有1至30nm的直徑。掩才莫250也可以通過 標準光刻工藝和電子束平版印刷術形成，其中過孔具有1至1000nm，優 選l至100nm的直徑。掩模250還可以由多層材料構成，該多層材料可以 通過多種工藝形成，這些工藝包括光刻、UV平版印刷術、電子束平版印 刷術、雙阻擋共聚物自組裝以及干法蝕刻工藝。圖2C示出在蝕刻穿過掩模250以形成一組柱狀孔260之后且剝離掩 模250之后的圖2B的器件200。柱狀孔260包括使用諸如反應離子蝕刻 (RIE)的干法蝕刻工藝而形成的開口，該開口向下延伸穿過隔離物層 230，、柵電極層240、可選的帽層242以及隔離物層230的多個層，以形成 柱狀孔260。柱狀孔260向下延伸穿過疊層212的多數層，以與導電層220 連接。在蝕刻步驟完成之后，通過化學蝕刻工藝，例如在合適的溶劑中溶 解掩才莫250，去除掩4莫250。圖2D示出在選擇性蝕刻穿過柱狀孔260以在柵電極層240的側壁中
形成凹陷槽結構262之后的圖2C的器件200。該蝕刻可以通過選擇性濕法 蝕刻實現。槽結構262在其中通過柱狀孔260暴露柵電極層240的側壁的 位置處圍繞柱狀孔260產生。圖2E示出在根據本發明的一個實施例通過保形沉積而生長作為選擇 性層的電介質層270之后的圖2D的器件200。適合用作柵極電介質的電介 質層270由包括但不限于氧化硅、氧化鉿、氮化硅、氧化鋁、氧化鍺、氧 氮化硅以及其它的材料構成。圖2F示出在通過各向同性蝕刻而選擇性回蝕刻電介質層270以形成 所示出的在槽區域262中的連續的環狀柵極電介質層272之后的圖2E的 器件200。如圖2F中所示，在隔離物層230，的頂部上、在柱狀孔260的底 部和側壁處，去除電^h質層270。在本發明的另一個實施例中，可以通過諸如CVD、 ALD的選擇性沉 積工藝，形成環狀柵極電介質層272。在本發明的又一個實施例中，可以通過選擇性沉積諸如金屬的電介質 前體，然后通過諸如氧化該金屬而將該前體轉變成諸如柵極電介質層272， 形成環狀柵極電介質層272。圖2G示出在使用鍍敷工藝形成填充柱狀孔260的一對半導體納米線 280之后的圖2F的器件200。可以利用選自包括但不限于Ge、 InSb、 InAs、 GaAs、 GaSb、 CdS、 CdSe、 CdTe以及其它II-VI和III-V化合物的材料， 鍍敷半導體納米線280。使用在Szekeley的名稱為"Electroplating of Germanium，，的美國專利No. 2,6卯，422、 Stickney等人的名稱為"Method to electrochemically Deposit Compound Semiconductors"的美國專利No. 5,320,736、上面提到的序列號為11/620,224和11/620,391的共同待審的美 國專利申請中以及在諸如Zhang et al， "Fabrication of Highly Ordered InSb Nanowire Arrays by Electrodeposition in Porous Anodic Membranes", Jounal of the Electrochemical Society, 152(10)， C664-C668 (2005)的出版物中的電鍍方法的教導，可以將電鍍用于形成半導體納米線 280。在上述參考文件的方法中，利用電沉積或原子層電沉積以形成非晶、多晶或單晶形式的諸如Ge、 InSb、 CdTe以及其它化合物的半導體材料。 替代地，可以將無電鍍敷用于形成半導體納米線280。具體地，在美國專利No. 2,690,422中，公開了如下的各方法 一種由 在保持在低于90。C的溫度下的乙二醇中的0.5至10體積百分比的四氯化鍺 溶液電鍍鍺的方法，包括使電流從鍺陽極流動到將要被鍍敷的金屬基體(metal base); —種在金屬基體上制造光亮鍺鍍層的方法，包括通過實質 上由在乙二醇中的0.5至7體積百分比的四氯化鍺形成的浴液，同時使所 述浴液保持在低于90°C的溫度下，使0.2至0.4 amp./cm2的電流從鍺陽極 流到將要被鍍敷的金屬基體； 一種由在丙二醇中的0.5至10體積百分比的 四氯化鍺溶液鍍敷鍺的方法，包括在使所述溶液保持在低于卯。C的溫度下 的同時，使電流從石墨陽極流動到將要被鍍敷的金屬基體； 一種在基體金 屬上制造光亮鍺鍍層的方法，包括通過實質上由在丙二醇中的7體積百分 比的四氯化鍺溶液形成的浴液，同時使所述溶液保持在低于卯。C的溫度 下，使0.4 amp./cmZ的電流從石墨陽極流到將要被鍍敷的金屬基體； 一種 由在1，2 丁二醇中的0.5至IO體積百分比的四氯化鍺溶液鍍敷鍺的方法， 包括在使所述溶液保持在低于90'C的溫度下的同時，使電流從石墨陽極流 動到將要被鍍敷的金屬基體； 一種由在丙二醇中的0.5至10體積百分比的 四氯化鍺溶液電鍍鍺的方法，包括在使所述溶液保持在低于90'C的溫度下 的同時，使電流從鍺陽極流動到將要被鍍敷的金屬基體； 一種在金屬基體 上制造光亮鍺鍍層的方法，包括通過實質上由在丙二醇中的3至8體積百 分比的四氯化鍺形成的浴液，同時使所述浴液維持在低于卯'C的溫度下， 使0.2至0.4 amp./cmZ的電流從鍺陽極流到將要被鍍敷的金屬基體；以及 一種在基體金屬上制造光亮鍺鍍層的方法，包括通過實質上由在丙二醇中 的7體積百分比的四氯化鍺溶液形成的浴液，所述浴液在低于卯。C的溫度 下工作，使0.4 amp./cm2的電流從鍺陽極流到將要被鍍敷的金屬基體。在美國專利No. 5,320,736中，公開了一種通過使用低電勢(underpotential)沉積將半導體材料沉積到襯底上來制造外延單晶化合物 半導體的方法，包括以下步驟(a)提供所述襯底；(b)提供在第一溶
液中的第一反應物；(c)提供在第二溶液中的第二反應物；(d)提供用 于控制所述襯底的相對于參考電極的電化學電勢(electrochemical potential)的裝置；(e )通過順序地使包含所述第一反應物的所述第一溶 液與所述襯底接觸和使包含所述第二反應物的所述第二溶液與所述襯底接 觸，并且通過順序地調整所述村底的相對于所述參考電極的電化學電勢， 在所述襯底上順序地電沉積所述第一反應物和所述第二反應物的原子層， 在第一電化學電勢下在所述襯底上沉積所述第一反應物，并且在第二電化 學電勢下在所述襯底上沉積所述第二反應物，所述第二電化學電勢低于在 自身上沉積所述第二反應物的層所必需的電勢，當所述第一溶液與所述襯 底接觸時，所述參考電極與所述第一溶液接觸，并且當所述第二溶液與所 述襯底接觸時，所述參考電極與所述第二溶液接觸；以及(f)重復步驟(e)， 直到獲得具有希望厚度的外延單晶化合物半導體。在該專利文件中，還提 供了另 一種使用低電勢電化學沉積來制造外延單晶化合物半導體的方法， 包括以下步驟(a)提供襯底；(b )提供選自IB族、IIB族、IIIA族、 IVA族、VA族、VIA族和VIIA族元素的第一反應物；(c )提供選自IVA 族、VA族、和VIA族元素的第二反應物；(d )提供用于控制所述襯底的 電化學電勢的裝置；(e)在第一溶液中將所述笫一反應物供給所述襯底， 相對于參考電極對所述襯底選擇和施加第一電化學電勢，所述襯底和所述 參考電極都與包含所述第一反應物的所述第一溶液接觸，并且在所述襯底 上電沉積所述第一反應物的原子層；(f)在第二溶液中將所述第二反應物 供給所述襯底，相對于所述參考電極對所述襯底選擇和施加第二電化學電 勢，所述襯底和所述參考電極都與包含所述第二反應物的所述第二溶液接 觸，并且使用低電勢電化學沉積在所述襯底上電沉積所述第二反應物的原 子層，其中所述第二電化學電勢低于在自身上沉積所述第二反應物的層所 必需的電勢；以及(g)重復步驟(e)和(f)，直到獲得具有希望厚度的 外延單晶化合物半導體。在序列號為11/620,224的美國專利申請中，公開了一種在半導體襯底 的暴露區域上電沉積鍺的方法，該方法包括以下步驟獲得具有清潔的暴
露區域的半導體襯底；將所述暴露區域浸入有機電解質溶液中，所述有機 電解質溶液包含溶解在有機溶劑中的含鍺鹽；以及將鍺從所述電解質溶液 中電沉積到所i^露區域上，從而形成電沉積的鍺的區域。在序列號為11/620,391的美國專利申請中，公開了一種形成含鍺納米 結構的方法，該方法包括以下步驟在半導體襯底上形成掩才莫，其中所述 掩模具有至少一個開口以暴露所述襯底；將具有所述掩模的所述半導體襯 底浸入含鍺的鍍敷溶液中；在所述鍍敷浴液中在所述半導體襯底與陽極之 間施加電力，從而用鍺鍍敷暴露的所述半導體襯底；其中所述鍺與所述襯 底接觸且從所述開口向外延伸，并且所述鍺的與所述襯底平行地截取的任 何截面都與所述掩才莫的所述開口的形狀相似(mimic)。還可以進一步處理已通過電鍍形成的半導體納米線280，以改性并獲 得所希望的結晶結構。在本發明的一個示例性實施例中，通過在序列號為 11/620,224的共同待審的美國專利申請中描述的電鍍和固態外延方法，形 成由Ge構成的單晶納米線。其中描述的方法采用包含諸如GeCl4的Ge前 體的不含水溶液，以在諸如硅(Si)的構圖的襯底上電鍍由非晶Ge構成的 結構。通過^f吏用高溫退火工藝，例如在氦氣氛中在400匸下退火2小時， 將電鍍的非晶Ge結構轉變成單晶納米線280。底部導電層220用于承載用 于電鍍的電流或電勢。半導體納米線280的頂面可以是如圖2G所示的與 隔離物層230，的頂面平齊的，或者可以根據執行電鍍的時間的長度而高于 或低于隔離物層230，的頂面。半導體納米線280的頂面必須高于柵極電介 質270和具有可選的帽層242的柵電極層240。半導體納米線280的直徑 與圖2F中所示的柱狀孔260的直徑相同，并且范圍在l至1000nm，優選 l至100nm。在鍍敷半導體納米線280之后，使用拋光和平面化工藝，以 將半導體納米線280和隔離物層230，平面化成相同的高度。為了形成FET 器件，有必要摻雜半導體納米線280，以形成源極區和漏極區。這可以通 過電鍍或無電沉積在鍍敷期間實現，通過在其中并入其它元素，實現對半 導體納米線280的摻雜以形成源極區和漏極區。替代地，可以在鍍敷之后 通過在預沉積和后沉積摻雜劑，然后在高溫下使得摻雜劑向內擴散到半導
體納米線280中，形成這樣的源極和漏極區。圖2H示出在隔離物層230，和半導體納米線280的頂上形成頂部導電 層220，以形成與半導體納米線的頂部的接觸之后的圖2G的器件200。該 頂部導電層220，用作第二源或漏電極。其可以由適合用于電極的任何材料 構成，這些材料包括但不限于硅化物、鍺石、Pt、 Pd、 Al、 Er、 Ti以及上 述材料的任何組合或多層結構。可以為與底部導電層220相同或不同的頂 部導電層220，可以通過濺射、蒸發、PVD、 CVD、 ALD以及任何可用的 沉積工藝形成。還可以通過沉積諸如硅和金屬的前體，然后由前體反應以 形成諸如珪化物的導電層，形成頂部導電層220'。頂部導電層220，還可以 被帽層(未示出)覆蓋，以保護頂部導電層220，不會由于暴露于周圍環境 而受到損傷。適合用于頂部帽層的材料可以與隔離物層230和230，的材料 相同或不同，其包括但不限于氮化硅、氧化硅、氧化鋁、氧氮化硅以及其 它不導電層。這樣的帽層可以由'減射、蒸發、PVD、 CVD、 ALD、旋涂以 及任何可用的沉積工藝形成。使用圖2A至2H中所示的方法制造的垂直FET具有作為器件溝道的 鍍敷的半導體納米線280、源電極和漏電極220和220，、隔離物230和230，、 柵電極240以及環狀的柵極電介質272。第二實施例圖3A至3H是示出根據本發明的另 一個實施例制造具有電鍍的半導體 納米線的垂直FET的方法的示意圖。圖3A示出才艮據本發明在由其上形成有層的疊層312的襯底310構成 的其制造的初期時的襯底結構300。襯底310可以由適于圖2A中的襯底 210的材料構成。層的疊層包括導電層320、隔離物層330和犧牲層340 的層。導電層320將形成為源電極或漏電極。導電層320和隔離物層330 可以由分別適于參考圖2A描述的底部導電層220和隔離物層230的任何 材料構成。犧牲層340可以由稍后可被選擇性去除的任何材料構成，該材 料包括但不限于諸如光致抗蝕劑、UV抗蝕劑和電子束抗蝕劑的聚合物、 諸如氧化硅的電介質、以及諸如A1、 Zn的金屬。犧牲層340的材料必須
不同于隔離物層330的材料，以允許選擇性去除犧牲層340而不損傷隔離 物層330。可以通過濺射、蒸發、PVD、 CVD、 ALD、電子束外延、旋涂 以及任何其它可用的沉積工藝，在襯底310上順序沉積疊層320、 330和 340。圖3B示出在村底結構300的頂上形成掩模之后的圖3A的器件300， 其中該掩才臭陂通過干法蝕刻構圖以形成過孔352。優選地，所采用的工藝 與參考圖2B描述的方法類似。蝕刻掩^莫350可以由適于圖2B中的掩才莫250 的任何材料構成。圖3C示出在與掩模350 —起使用RIE工藝以在層的疊層中產生柱狀 孔360且此后剝離去除掩模350之后的圖3B的器件300。柱狀孔360向下 穿過犧牲層340以及隔離物層330,并連接到導電層320上。在RIE蝕刻 步驟之后，通過化學蝕刻工藝，例如在合適的溶劑中溶解，去除掩才莫350。圖3D示出在使用圖2G中所述的工藝通過電鍍到柱狀孔360中而形成 半導體納米線370之后的圖3C的器件300。可以通過利用選自包括但不限 于Ge、 InSb、 InAs、 GaAs、 GaSb、 CdS、 CdSe、 CdTe以及其它II畫VI 和III-V化合物的材料鍍敷，形成半導體納米線370。可以進一步處理電鍍 的半導體納米線370，以改性并獲得如參考圖2G所述的希望的結晶結構。 導電層320用于承載用于電鍍的電流或電勢。可以如圖2G所示地使剛鍍 敷的半導體納米線370的頂面與犧牲層340的頂面平齊。替代地，剛鍍敷 的半導體納米線370可以根據電鍍工藝的持續時間而高于或低于犧牲層 340的頂面。剛鍍敷的以及此后的半導體納米線370的頂面必須高于隔離 物層330，高出量至少為將要構造的器件的柵極長度。半導體納米線370 的直徑與圖3C中示出的柱狀孔360的直徑相同，并且范圍在l至1000nm， 優選l至100nm。在鍍敷半導體納米線370之后，可以^使用可選的拋光和 平面化工藝，以將半導體納米線370和犧牲層340平面化成在其頂面上共 面，如圖3D所示。圖3E示出在去除犧牲層340而暴露在隔離物層330上方延伸的半導 體納米線370之后的圖3D的器件300。可以通過諸如濕法蝕刻或干法蝕刻
的選擇性蝕刻工藝，去除犧牲層340。在本發明的一個實施例中，犧牲層 340包括通過在丙酮中溶解而被選擇性去除的光致抗蝕劑。在該選擇性去 除工藝中，隔離物層330和半導體納米線370沒有受到損傷。圖3F示出在覆蓋隔離物層330的頂面、半導體納米線370的頂面以 及半導體納米線370的暴露部分的側壁而沉積均厚(blanket)、保形的 (conformal)柵極電介質層380之后的圖3E的器件300。可以通過CVD、 ALD或者其它保形沉積工藝，沉積可以由適于圖2E中所述的層270的任 何材料構成的柵極電介質層380。圖3G示出在順序沉積且隨后使用本領域技術人員公知的常規掩蔽和 蝕刻而構圖柵電極層3卯、帽層392以及隔離物層330，之后的圖3F的器件 300。 4吏用諸如蒸發或PVD的定向沉積工藝，沉積柵電極層3卯、帽層392 以及隔離物層330，。柵電極層還可以包括帽層392，以保護柵電極層390 不被隔離物層330，的沉積所損傷。柵電極層390可以由適于圖2A的柵電 極層240的任何材料構成。帽層392可以由適于圖2A的帽層242的任何 材料構成。柵電極層390的厚度由將要構造的器件的柵極長度確定。必須 控制柵極層390和可選的帽層392的總厚度，以使帽層392的頂面低于半 導體納米線370的頂面。隔離物層330，可以由適于圖2A的隔離物層230' 的材料構成，其可以為與隔離物層330相同的材料或不同的材料。隔離物 層330，的頂面可以如圖中所示與半導體納米線370的頂面平齊，或者可以 高于或低于半導體納米線370的頂面。由于沉積方法是高度定向的工藝， 因此在半導體納米線370的頂面上也沉積了柵電極層390、可選的帽層392 以及隔離物層330'。圖3H示出在如下處理之后的圖3G的器件300，首先使用拋光工藝平 面化器件300，從而從半導體納米線370的頂面去除柵電極層390、帽層 392、隔離物層330，以及柵極電介質層380,從而暴露這些頂面。然后，在 半導體納米線370的頂面、隔離物層330，的頂面以及柵極電介質層380的 頂面之上沉積導電層320，。該導電層320，可以由適于參考圖2H所述的頂 部導電層220，的4壬何材料構成，并且可以與導電層320相同或不同。可以
利用用于層220，的在圖2H中所述的方法形成導電層320'。可選地，如參 考圖2H所述，該導電層320，可以進一步被帽層覆蓋，以保護導電層320， 不會由于暴露于周圍環境而受到損傷。使用圖3A至3H中所示的方法制造的垂直FET包括用作FET的器件 溝道的鍍敷的半導體納米線370以及源/漏電極320和320，、隔離物330和 330，、柵電極390和管狀的柵極電介質380。第三實施例圖4A至4H是示出根據本發明第三實施例制造具有電鍍的半導體納米 線的垂直FET的另 一替代方法的示意圖 圖4A示出由襯底410和在襯底410上的層的疊層412構成的襯底結 構400。層的疊層包括導電層420、隔離物層430以及柵電極層450和在頂 部的可選的帽層452,該帽層452保護柵電極層450在隨后的處理中不受 到損傷。在隔離物層430與柵電極層450之間，疊層還可以具有可選的柵 極電介質層440。襯底410可以由適于圖2A中的襯底210的任何材料構成。 導電層420用作源電極或漏電極，并且其可以由適于圖2A中的底部導電 層220的任何材料構成。隔離物層430可以由適于圖2A中的隔離物層230 的任何材料構成。可選的柵極電介質層440可以由適于圖2E中所示的柵 極電介質層270的任何材料構成。柵極層450可以由適于圖2A中所述的 柵電極層240的任何材料構成。柵極帽層452可以由適于圖2A中的帽層 242的任何材料構成。柵極層450的厚度由將要構造的器件的柵極長度確 定。在疊層中的所有材料層可以通過濺射、蒸發、物理氣相沉積(PVD)、 化學氣相沉積(CVD)、原子層沉積(ALD)、電子束外延、旋涂以及任 何其它可用的沉積工藝形成。圖4B示出在襯底結構400的頂上形成具有過孔462的干法蝕刻掩才莫 460之后的圖4A的器件400。蝕刻掩才莫460可以由適于圖2B中的掩模250 的任何材料構成。通過UV平版印刷術、電子束平版印刷術或其它類似的 方法構圖過孔462。蝕刻掩模可以由適于圖2B中的掩模250的任何材料構 成。 圖4C示出與掩模460 —起使用反應離子蝕刻以在具有可選的帽層452 的柵電極層450中產生柱狀孔454。該柱狀孔向下延伸穿過帽層452和上 部柵電極層450，并且向下到達以暴露可選的柵極電介質層440的頂面。 在沒有可選的柵極電介質層440時，柱狀孔將向下到達以暴露隔離物層 430。在形成柱狀孔454之后，通過化學蝕刻工藝，例如在合適的溶劑中溶 解，去除掩模460。圖4D示出在柱狀孔454中形成柵極電介質層440，以形成電介質襯墊 442之后的圖4C的器件400。柵極電介質材料形成在可選的柵極電介質層 440的頂上(如所示出的)或者在隔離物層430的頂上(未示出)。電介 質襯墊442的厚度至少與具有可選的帽層452的柵極層450等厚。電介質 襯墊442的頂面可以與帽層452平齊或高于帽層452 (未示出)。電介質 襯墊442可以由適于用于圖2E中的層270所述的柵極電介質的任何材料 構成。電介質襯墊442的材料可以與可選的層440相同或不同，但優選與 可選的層440相同。電介質襯墊442可以通過濺射、蒸發、CVD、 PVD、 旋涂或任何其它可用的工藝形成。在本發明的優選實施例中，柵極電介質 的沉積可以在填充柱狀孔454和形成電介質襯墊442之后繼續，從而，如 所示的在可選的帽層452的頂上，或者在柵極層450的頂上(未示出)形 成可選的連續的柵極電介質膜440，。也可以通過兩個步驟形成可選的連續 的柵極電介質層440，。第一個步驟是與柵電極層450或帽層452 —起拋光 和平面化電介質村墊442。第二個步驟是沉積柵極電介質層440，。圖4E示出在柵極電介質層440，的頂上形成上部隔離物層430，之后的 圖4D的器件400。在本發明的其它實施例中，柵極電介質層440，被省略，并且在柵極電 介質層442和可選的柵極帽層452的頂上形成隔離物層430，。可以通過賊 射、蒸發、CVD、 PVD、旋涂或任何其它可用的工藝形成的隔離物層430' 可以由與隔離物層430相同或不同、但優選相同的適于圖2A中的隔離物 層230的任何材料構成。圖4F示出在隔離物層430，的頂上形成具有過孔462，的干法蝕刻掩才莫 用于制造具有基本光滑的、沖裁和增大的功能面的沖壓件的方法和裝置 技術領域本發明涉及一種用于制造具有基本光滑的、沖裁和增大的功能面的沖 壓件一一特別是由條帶通過精密沖裁和/或成型制成的工件一一的方法，其 中所述條帶在合模時被夾緊在上部件與下部件之間，所述上部分包括沖裁 凸模、用于所述沖裁凸模的導向板、設置在所述導向板或沖裁凹模上的齒 圏以及推料器，所述下部件包括沖裁凹模、頂出器和內輪廓凸模，在沖裁區內在高的壓應力下通過的剪切來強制切斷/分離(Trennen)，其中在此 之前所述齒圈被壓入所述條帶中并在待沖裁的條帶上施加壓應力。本發明還涉及一種用于制造具有基本光滑的、增大的功能面的沖壓 件一一特別是由條帶通過精密沖裁和/或成型制成的工件一一的裝置，所述裝置具有兩件式的模具，所述模具至少包括主沖裁凸模、用于該沖裁凸模 的導向板、設置在該導向板或沖裁凹模上的齒圏、推料器、沖裁凹模和頂 出器，其中所述條帶被夾緊在導向板和沖裁凹模之間，所述齒圏壓入所述條帶中。
技術背景已知，對凸出的部件輪廓(例如齒部或角部)的精密沖裁通常導致在 沖裁面上的裂縫。外輪廓越尖，待沖裁的材料越厚，材料的可成型性越差， 所觀察到的這種現象就越強烈。在大多數情況下，精密沖裁中的沖裁面用 作功能面，所以裂縫會成為在載荷作用下的部件斷裂失效的初始點，因此 必須避免。如果通過在沖裁區內疊加高的靜壓壓力、借助于剪切亦即塑性變形強 制切斷，則在精密沖裁中實現光滑的沖裁面。沖裁面在剪切區內產生，并
導體納米線480的相反兩側處的環狀的柵極電介質管444。在本發明的另 一個實施例中，圖4D中的柵電極層圖形442是條形的，并且圖4H中的半 導體納米線480具有單柵極450，該單柵極450具有在半導體納米線480 的一側處的環狀的柵極電介質管444。圖41示出在隔離物層430，和半導體納米線480的頂上形成導電層420， 以形成與半導體納米線的頂部的接觸之后的圖4H的器件400。該導電層 420，用作第二源電極或漏電極。該導電層420，可以由適于圖2G中所述的 頂部導電層220，的材料構成，并且可以與導電層420相同或不同。可以利 用與圖2G中所述的頂部導電層220，類似的方法形成導電層420，。該導電 層420，還可以包括帽層(未示出)，以保護導電層420，不會由于暴露于周 圍環境而受到損傷，如圖2H中所述。使用圖4A至4H中所示的方法制造的垂直FET具有作為器件溝道的 鍍敷的半導體納米線480、源/漏電極420和420'、隔離物430和430'、柵 電極450以及環狀的柵極電介質管444。圖4J示出在用與圖4A至41類似的方法制造的沒有兩個可選的柵極 電介質層440和440，的FET之后的圖41的器件400。在頂部源漏電極420， 的頂上形成可選的帽層422，以保護導電層420，不會由于暴露于周圍環境 和其它工藝而受到損傷。適于帽層422的材料包括但不限于氮化硅、氧化 硅、氧化鋁、氧氮化硅以及其它不導電層。帽層422可以與隔離物層430 和430，相同或不同，并且可以通過濺射、蒸發、PVD、 CVD、 ALD、旋涂 和任何可用的沉積工藝形成。圖4J的每個FET器件具有作為器件溝道的 鍍敷的半導體納米線480、源/漏電極420和420'、隔離物430和430，、柵 電極450以及環狀的柵極電介質管444。第四實施例圖5A至5P是示出根據本發明的一個實施例制造具有作為器件溝道的 電鍍的納米線的隔離的垂直FET的再一種替代方法的示意圖。圖5A示出包括才艮據圖2A至2H中所述的方法制造的兩個電鍍的納米 線FET514的器件結構500。在包括電極層520、隔離物層530、柵電極層540和其上方具有電極層520，的帽層542的層的疊層512中在絕緣襯底510 上構造FET 514。 FET 514包括用作溝道的兩個半導體納米線560、柵電 介質管550、共用的源/漏電極520和520，以及具有可選的帽層542的共用 的柵電極540。柵電極540和帽層542通過隔離物層530和530，與源/漏電 極520和520，分隔。圖5B示出在頂部源/漏電極520，的頂上形成帽層522以保護和電隔離 源/漏電極520，之后的圖5A的器件500。該帽層522可以由適于圖2A中所 述的隔離物層230的任何材料構成，并且可以通過濺射、蒸發、CVD、 PVD 以及其它沉積方法形成。該帽層522可以與隔離物層530相同或不同，優 選與隔離物層530不同。圖5C示出在帽層522的頂上形成具有貫穿其的三個開口 572的干法 蝕刻掩模570之后的圖5B的器件500。蝕刻掩模570可以由適于圖2B中 的掩模250的任何材料構成。通過UV平版印刷術、電子束平版印刷術或 其它類似方法構圖掩模570。蝕刻掩模570是相反的(reverse)過孔圖形， 并且包括與半導體納米線560對準的村墊。掩模570的襯墊的直徑可以等 于或大于、但優選半導體納米線560的直徑。圖5D示出使用利用掩模570的RIE蝕刻來蝕刻帽層522和頂部源/ 漏電極層520，之后的圖5C的器件500。在干法蝕刻之后，通過化學蝕刻工 藝，例如在合適的溶劑中溶解，去除掩模570。由帽層522形成一對村墊 522，，并且由襯墊522，下面的源/漏電極層520，形成一對對準的襯墊520"， 提供對半導體納米線560的頂面的覆蓋。圖5E示出在隔離物層530，的頂上在襯墊522，與520"之間中形成隔離 物層530，，之后的圖5D的器件500。該隔離物層530"可以由適于如圖2A 中所述的層230的任何材料構成。該隔離物層530"可以與隔離物層530和 530，相同(如所示)或不同(未示出)。可以通過濺射、蒸發、PVD、 CVD、 ALD以及其它可用的沉積方法，形成該隔離物層530"。沉積時間可以變 化，以便隔離物層530"的頂面可以比帽襯墊522，的頂面低(未示出)、與 帽襯墊522，的頂面平齊(所示出的)或者比帽襯墊522，的頂面高(未示出)。在沉積之后，優選拋光和平面化隔離物層530"和帽襯墊522，的頂面。圖5F示出在隔離物層530"的頂上形成具有開口 572，的干法蝕刻掩才莫 570，之后圖5E的器件500。該蝕刻掩模570，可以由適于圖2B中的掩模250 的任何材料構成。通過UV平版印刷術、電子束平版印刷術或其它類似方 法構圖掩模570，。蝕刻掩模570，具有位于其中將要接觸底部源/漏電極520 的位置處的精確限定的開口 572'。每個FET器件具有至少一個且優選一個 開口。圖5G示出在與掩模570，一起使用反應離子蝕刻來蝕刻隔離物層530，， 和530，、柵電極540和可選的帽層542、以及隔離物層530之后的圖5F的 器件500。這樣形成的柱狀孔574，向下穿過層的疊層512,并且連接到底部 源/漏電極層520。在干法蝕刻之后，通過化學蝕刻工藝，例如在合適的溶 劑中溶解，去除掩模570。圖5H示出圍繞柵極層540在柱狀孔574，的壁上的槽區域中形成環狀 連續柵極電介質層550，之后的圖5G的器件500。可以利用如在圖2D至2F 中所述的形成柵極電介質層270的方法形成柵極電介質層550，。圖51示出在通過用導電材料填充柱狀孔574，而形成互連結構580之后 的圖5H的器件500。互連580從隔離物層530"的頂部連接到底部源/漏電 極520。適于互連結構580的材料包括但不限于Cu、 Ni、 Co、 W以及其 它金屬和導電層。互連結構580可以通過電鍍、CVD和任何其它可用的沉 積工藝形成。在本發明的一個實施例中，通過使用在美國專利6,946,716 和6，709，562中所述的方法電鍍Cu，形成結構580。具體地，在美國專利6,946,716中，揭 跌一種利用亞孩1米尺寸的無孔隙 的無縫導體制造用于在集成電路芯片中布線的低成本、高度可靠的Cu互 連結構的方法，該方法包括以下步驟在晶片上沉積絕緣材料；在所述絕 緣材料中平版印刷地限定并形成亞微米溝槽或孔，導體將被沉積于所述亞 微米溝槽或孔中以最終形成線路或過孔；沉積用作籽晶層或鍍敷基體的薄 導電層；通過由包含添加物的浴液電鍍，沉積所述導體；以及平面化或化 學機械拋光所得到的結構，以實現獨立的線路和/或過孔的電隔離。在該專
利文件中，還提供一種在電子器件上制造互連結構的方法，包括以下步驟 在具有絕緣區域和導電區域的襯底上形成籽晶層；在所述籽晶層上形成構 圖的抗蝕劑層；由包含添加物的浴液在未被所述構圖的抗蝕劑覆蓋的所述 籽晶層上電鍍導體材料；以及去除所述構圖的抗蝕劑。在該專利文件中， 還提供一種利用無孔隙的無縫導體在電子器件上制造互連結構的方法，包 括以下步驟在襯底上形成絕緣材料；平版印刷地限定并形成線路和/或過 孔，互連導體材料將被沉積于所述線路和/或過孔中；形成用作鍍ltS^體的 導電層；在所述鍍敷基體上形成構圖的抗蝕劑層；通過由包含添加物的浴 液電鍍，沉積所述導體材料；以及去除所述抗蝕劑。在該專利文件中，還 提供另一種在電子器件上制造互連結構的方法，包括以下步驟在具有絕 緣區域和導電區域的襯底上形成籽晶層；由包含添加物的浴液在所述籽晶 層上形成導體材料的均厚層(blanket layer);在所述均厚層上形成構圖 的抗蝕劑層；去除未被所述構圖的抗蝕劑覆蓋的所述導體材料；以及去除 所述構圖的抗蝕劑。在美國專利6,709,562中，提供了一種利用無孔隙(void-free)的無縫 亞微米導體在電子器件上制造互連結構的方法，包括以下步驟在襯底上 形成絕緣材料；在所述絕緣材料中平版印刷地限定并形成用于亞孩史米線路 (line)和/或亞孩￡米過孔的凹陷(recess)，互連導體材料將被沉積于所述 凹陷中；在所述絕緣材料上形成導電層，用作鍍敷基體；通過由包含添加 物的浴液電鍍，以無縫且無孔隙的方式通過鑲嵌工藝沉積所述導體材料， 所述浴液添加物使得鍍敷速度隨著沿著凹陷的側壁的深度而增大，從而防 止在所述凹陷中在導體中形成縫或孔隙，并且所述導體材料包括銅；以及 平面化所得到的結構，以實現獨立的無縫且無孔隙的線路和/或無縫且無孔 隙的過孔的電隔離。在該專利文件中，還提供了另一種利用無孔隙的無^縫 導體在電子器件上制造互連結構的方法，包括以下步驟在襯底上形成絕陷，互連導體材料將被沉積于所述凹陷中；在所述絕緣材料上形成導電層， 用作鍍敷基體；通過由包含添加物的浴液電鍍，以無縫且無孔隙的方式沉
積所述導體材料，其中在限定在所述絕緣材料中的所述凹陷中，所述導體材料優先沉積在拐角中；以及平面化所得到的結構，以實現獨立的無縫且 無孔隙的線路和/或無縫且無孔隙的過孔的電隔離。在該專利文件中，還提 供了又一種利用無孔隙的無縫導體在電子器件上制造互連結構的方法，包 括以下步驟在襯底上形成絕緣材料；在所述絕緣材料中平版印刷地限定 并形成用于線路和/或過孔的凹陷，互連導體材料將被沉積于所述凹陷中； 在所述絕緣材料上形成導電層，用作鍍敷基體；通過由包含添加物的浴液 電鍍，以無縫和無孔隙的方式在鑲嵌結構中沉積所述導體材料；以及平面 化所得到的結構，以實現獨立的無縫且無孔隙的線路和/或無縫且無孔隙的 過孔的電隔離。在本發明的另一個實施例中，通過如在圖2G中用于半導體納米線280 的電鍍所述的使用底部源/漏電極520來承載電流或電勢而電鍍Cu,形成 結構580。在形成互連結構580之后，拋光580的頂面，并4吏其與隔離物 層530"的頂面平面化。圖5J示出在隔離物層530"的頂上形成具有開口 572，，的干法蝕刻掩模 570"之后的圖51的器件500。蝕刻掩模570"由適于圖2B中的掩模250的 任何材料構成。通過UV平版印刷術、電子束平版印刷術或其它類似的方 法構圖掩模570"。蝕刻掩模570，，具有位于其中將要接觸柵電極540的位 置處的精確限定的開口 572"。每個FET器件具有至少一個且優選一個開 cr 。圖5K示出在與掩4莫570"—起使用反應離子蝕刻穿過開口 572"來向 下蝕刻穿過在層的疊層512中的隔離物層530，，和530，以及可選的帽層542 以形成柱狀孔574"之后的圖5J的器件500。柱狀孔574"提供向下暴露柵 極層540的頂面的開口。在干法蝕刻之后，通過化學蝕刻工藝，例如在合 適的溶劑中溶解，去除掩模570"。圖5L示出在通過用導電材料填充柱狀孔574，，而形成互連結構580，之 后的圖5K的器件500。互連580，從隔離物層530"的頂部連接到柵電極540。 適于互連結構580，的材料包括但不限于Cu、 Ni、 Co、 W以及其它金屬和
導電層。互連結構580，可以通過電鍍、CVD和任何其它可用的沉積工藝形 成。在本發明的一個實施例中，通過使用在美國專利6，946，716和6,709,562 中所述的方法電鍍Cu，形成結構580，。在形成互連結構580，之后，拋光 580，的頂面，并使其與隔離物層530"的頂面平面化。圖5M示出在穿過電介質襯墊522，形成連接到頂部源/漏電極襯墊 520"的互連結構580"之后的圖5L的器件500。結構580"的材料和形成方 法與在圖5J至圖5L中所述的結構580，的材料和形成方法相同。在形成互 連結構580"之后，拋光580"的頂面，并使其與隔離物層530"和電介質襯 墊522，的頂面平面化。圖5N示出在隔離物層530"的頂上形成具有開口 572"，的干法蝕刻掩 模570"，之后的圖5M的器件500。蝕刻掩模570"，由適于圖2B中的掩模 250的任何材料構成。通過UV平版印刷術、電子束平版印刷術或其它類 似的方法構圖掩模570"，。蝕刻掩模570"，是相反的過孔圖形，并且包括與 FET器件對準的襯墊。每個襯墊570"，覆蓋一個且僅僅一個包括互連結構 580、 580，和580"的FET器件。圖50示出在與掩模570"，一起使用反應離子蝕刻來蝕刻隔離物層 530，，和530，、柵極層540和可選的帽層542、隔離物層530以及底部源/ 漏電極層520之后的圖5N的器件500。蝕刻后的結構574"，向下穿過層的 疊層且到達襯底510。反應離子蝕刻使得被掩模570"，的襯墊中的每一個覆 蓋的單個的FET分隔。在干法蝕刻之后，通過化學蝕刻工藝，例如在合適 的溶劑中溶解，去除掩模570"，。圖5P示出在隔離結構590包括填充蝕刻后的結構574"，的電介質材料 之后的圖50的器件500。適于隔離結構5卯的材料由包括但不限于氧化硅、 氮化硅、氧化鋁、氧化鉿以及上述材料的組合的任何電介質或絕緣材料構 成。隔離結構590可以與隔離物層530或530，相同(所示出的)或不同(未 示出)。通過CVD、 ALD以及任何其它可用于填充材料的沉積工藝形成 隔離結構590。利用隔離結構590使得使用圖5A至5P中示出的方法制造的垂直FET
的陣列彼此分隔。圖5P的每個FET器件具有作為器件溝道的鍍敷的半導 體納米線560、源/漏電極層520和520，、隔離物530和530，、柵電極540 以及環狀的柵極電介質管550。每個FET器件具有連接到底部源/漏電極、 柵電極和頂部源/漏電極的互連結構580、 580，和580"。可以在圖5P中所 示的結構的頂上構造其它互連過孔和布線，以連接單個的FET器件而形成 功能邏輯單元。 第五實施例圖6A和6B是示出使用具有電鍍的納米線的垂直FET制造包括本發 明實施例的三維集成器件的方法的一個實例的示意圖，該具有電鍍的納米 線的垂直FET是使用參考圖4A至4J所述的方法開始制造的。圖6A示出由坤于底610和在碎十底610上的層的疊層構成的結構600，其 中襯底610包括參考圖4A至4J的上述第一級FET器件。層的疊層610 與在圖4A等中所述的層的疊層相同，并且其包括導電層620、隔離物層 630、可選的柵極電介質層640以及具有可選的帽層652的柵電極層650。 除了用襯底610替代襯底410之外，結構600與圖4A中所示的結構400 相同。圖6B示出具有第二級垂直的FET的與圖6A的器件類似的器件600，， 該第二級垂直的FET是使用在圖4A至41中所述的方法在襯底610上方構 造的，其中相同的元件被類似地標記。除了用襯底610替代之外，結構600， 與圖4A中所示的結構400相同。器件600，包括多級的晶體管器件。層的 疊層610與在圖4A等中所述的層的疊層相同，并且其包括下導電層620、 隔離物層630、可選的柵極電介質層640、柵極電介質管670、具有可選的 帽層652的柵電極層650、隔離物層630，、導電層620，以及帽層622。除 了用襯底610替代襯底410之外，襯底結構600與圖4A中所示的襯底結 構400相同。在層的疊層610上方是導電層620、下隔離物層630、可選的 柵極電介質層640、柵電極層650、上隔離物層630，、以及具有可選的帽層 652的導電層620，。 一對半導體納米線660形成為從下導電層620向上延 伸穿過下隔離物層630和上隔離物層630，到達上導電層620，，其中以與參
考圖4A至4J的上述類似層相同的方式利用上述相同種類的結構，柵極電 介質層640使得柵極導體650與納米線660隔離。以與參考圖4A至4J的 上述帽層452和柵電極450相同的方式，在柵電極650的頂上形成可選的 帽層652。除了用襯底610替代之外，襯底結構600與圖4A中所示的襯底 結構400相同。替代地，還可以使用在圖5A至5P中所述的方法來分隔圖6A和6B 的多級FET器件。在本發明的另一個優選實施例中，在使用參考圖5A至 5P所述的方法分隔和功能性連接第一級中的FET之后執行圖6A和6B中 所述的三維集成方法。在此所用的術語"包括"是用于非遍舉意義上的"具有，，或"包含"， 而不是用于排他意義上的"僅由…構成"。在此所用的術語"該"被理解 為包括多個以及單個。在此通過參考并入在本說明書中引用的所有的出版物、專利和專利申 請，并且為了任何和所有的目的，即使每一個單獨的出版物、專利或專利 申請被具體地和單獨地指出通過參考而被并入。在不相容的情況下，本公 開將克服。上述說明示例和描述了本發明的示例性實施例。另外，雖然本公開示出和描述了本發明的優選實施例，但其不旨在將 本發明的范圍限制于上述實施例，上述實施例旨在教導實施本發明的已知 最佳方式且使得本領域技術人員能夠利用如此7>開的內容或者其它實施例 以及特定應用或用途所需要的各種變型。雖然關于上述特定的示例性實施 例說明了本發明，但本領域技術人員將認識到，本發明包括在本發明的范 圍內的各種改變或變型，并且可以利用在所附權利要求的精神和范圍內的 變型來實施本發明。并且，所附的權利要求旨在被解釋為包括可替代的實 施例。
權利要求
1. 一種形成垂直場效應晶體管(FET)的方法，包括以下步驟在形成于底部電極上的底部電介質層中產生柱狀孔；通過鍍敷其底端形成于所述底部電極上的垂直半導體納米線，用所述半導體納米線填充所述柱狀孔，形成FET器件，所述FET器件包括位于在所述垂直半導體納米線的兩端中形成的源極區和漏極區之間的FET溝道區；圍繞著所述垂直半導體納米線的所述溝道區，形成柵極電介質層；圍繞著所述柵極電介質層，形成柵電極；以及形成與所述垂直半導體納米線的頂端接觸的頂部電極。
2. 根據權利要求l的方法，其中通過在電解質中在所述底部電極和導 電陽極之間施加電鍍電勢，執行在所述柱狀孔中所述半導體納米線的鍍敷， 其中在所述柱狀孔中形成半導體材料以形成線狀結構。
3. 根據權利要求l的方法，包括以下步驟在由選自不導電和高阻抗的半導體材料的材料構成的襯底的頂上形成 作為導電層的所述底部電極；在形成所述柱狀孔之前在所述底部電極的頂面上形成所述底部電介質層；形成延伸穿過所述底部電介質層到達所述底部電極的所述頂面的孔； 用垂直半導體納米線填充所述孔，在所述垂直半導體納米線的相反兩端形成所述摻雜的源極和漏極區，其中所述FET溝道區位于所述垂直半導體納米線的所勤目反兩端之間，并且所述垂直半導體納米線的底端與所述底部電極的所述頂面接觸；在所述底部電介質隔離物層上方的所述柵極電介質結構的所述外表面上形成柵電極；在所述柵電極上方圍繞著所述垂直半導體納米線，形成頂部電介質隔 離物； 在所述頂部電介質隔離物層上方形成與所述垂直半導體納米線的頂端接觸的頂部電極；以及所述柵電極通過所述底部電介質隔離物層與所述底部電極分隔，且通 過所述頂部電介質隔離物層與所述頂部電極分隔。
4. 根據權利要求l的方法，包括在所述柵電極層之上形成由電介質材 料構成的帽層。
5. 根據4又利要求1的方法，包括以下步驟 在所述柱狀孔中形成凹陷區域；在所述柱狀孔中保形地形成所述柵極電介質層；以及 然后在垂直方向上使用對所述柵極電介質層的定向蝕刻，從所述柱狀 孔的底端和部分地從所述柱狀孔的壁上去除所述柵極電介質層。
6. 根據權利要求l的方法，包括以下步驟在絕緣襯底上沉積包括所述包含導電層的底部電極、底部電介質層和 具有相當大厚度的犧牲電介質材料的層的疊層；通過使用構圖的掩模干法蝕刻所述犧牲電介質材料和所述底部電介質 層，在所述材料疊層中產生連接到所述底部電極的所述柱狀孔；在所述柱狀孔中鍍敷所述半導體納米線；去除所述犧牲電介質材料，暴露所述半導體納米線的上部的側壁； 在所述半導體納米線的所述側壁上沉積柵極電介質層； 在所述底部電介質層的頂上沉積柵電極層； 在所述柵電極層的頂上形成頂部電介質層； 平面化所述垂直半導體納米線和所述頂部電^^質隔離物層；以及 沉積與所述垂直半導體納米線接觸的頂部電極層。
7. 根據權利要求6的方法，其中通過在電解質中在所述底部電極和導 電陽極之間施加電鍍電勢，執行在所述柱狀孔中所述半導體納米線的鍍敷, 其中在所述柱狀孔中形成所述半導體材料以形成線狀結構。
8. 根據權利要求l的方法，包括以下步驟在絕緣村底上沉積包括由導電材料構成的所述底部電極、所述底部電介質層和柵電極層的各層的疊層；通過使用蝕刻掩模蝕刻所述柵電極層，在所述柵電極層中產生過孔結構；沉積柵極電介質材料以填充所述柵電極層中的所述過孔結構，并且拋 光所述柵極電介質材料；沉積第二電介質隔離物層；在所述笫二隔離物層的頂上形成蝕刻掩才莫，所述蝕刻掩才莫具有與所述 柵電極層中的柵電極過孔對準的掩才莫過孔，其中所述蝕刻掩模中的所述掩 模過孔稍小于所述柵電極層中的所述柵電極過孔；利用所述蝕刻掩模，使用定向干法蝕刻工藝，產生具有頂部和底部的 柱狀孔，所述柱狀孔延伸穿過所述層的疊層，其中所述柱狀孔延伸穿過所 述頂部隔離物層、所述柵極電介質層和所述底部隔離物層，連接到所述層 的疊層下方的所述導電層，但不接觸所述柵電極層，并且其中保留在所述通過在電解質中在所述底部導電層和導電陽極之間施加鍍敷電流或電 勢，在所述柱狀孔中電鍍垂直的半導體納米線，其中在所述柱狀孔中形成 半導體材料，從而形成線狀結構；拋光和平面化所述垂直半導體納米線和所述頂部電介質隔離物層的頂 面；以及沉積作為第二源電極或漏電極層的頂部導電層。
9.根據權利要求8的方法，包括在所述柵電極層的頂上沉積帽材料的
10. 根據權利要求l的方法，其中所述方法還包括形成與所述底部源 電極/漏電極以及與所述柵電極的接觸。
11. 根據權利要求10的方法，其中通過以下步驟形成與所述底部源電 極/漏電極的所述接觸在所述柱狀孔的內部的側壁上產生凹陷區域，在所述凹陷區域中所述 柵電極層暴露；在所述凹陷區域中在所述柵電極層上選擇性形成電介質層；以及 用導電材料填充所述柱狀孔。
12. 根據權利要求ll的方法，包括以下步驟通過在所述孔中保形地沉積柵極電介質材料，在所述柱狀孔中的所述 凹陷區域中形成所述電介質層；以及然后在垂直方向上使用對所述柵極電介質層的定向蝕刻，在所述孔的 所述側壁上從除了所述凹陷區域之外的所述柱狀孔去除所述電介質材料。
13. 根據權利要求ll的方法，其中使用選擇性生長方法通過選擇性生 長在所述凹陷區域中暴露的電介質材料，形成所述柱狀孔中的所述凹陷區 域中的所述電介質層。
14. 根據權利要求l的方法，包括以下步驟形成FET器件的陣列，其中每個所述FET器件具有與所述柵電極、 所述底部電極和所述頂部電極的接觸；通過在前一級晶體管的頂上重復形成具有電鍍的垂直半導體納米線的 另一級垂直晶體管，在彼此的頂上層疊FET器件的陣列。
15. 根據權利要求l的方法，包括以下步驟通過在將要連接的電極上跨過所述層的疊層形成柱狀孔且通過用導電 層填充所述柱狀孔而形成互連過孔結構，形成與柵電極、源電^l/漏電極的 接觸；以及通過在所述頂部源電極/漏電極的頂上構圖，蝕刻穿過所述材料的疊 層，并且通過將電介質材料填充到所述蝕刻后的結構中而形成隔離結構， 來形成用于分隔所述晶體管的隔離結構。
16. —種垂直場效應晶體管(FET)，包括襯底，其由選自不導電和高阻抗的半導體材料的材料構成； 底部電極，其包括在所述襯底的頂上形成的導電層； 底部電介質隔離物層，其形成在所述底部電極的頂面上，其中柱狀孔 穿過所述底部電介質隔離物層向下延伸到達所述底部電極的所述頂面； 垂直半導體納米線，其具有底端和頂端，其中所述半導體納米線填充所述孔，并且所述底端與所述底部電極的所述頂面接觸；所述垂直半導體納米線包括在其中心區域中的在摻雜的源極和漏極區之間的FET溝道，所述摻雜的源極和漏極區在所述納米線的相反兩端處； 柵極電介質結構，其在所述底部電介質隔離物層上方在所述垂直半導體納米線的外表面上形成；柵電極，其形成在所述柵極電介質結構的外表面上； 頂部電介質隔離物，其圍繞所述垂直半導體納米線，形成于所述柵電極上方；頂部電極，其形成于所述頂部電介質隔離物層上方；并且 所述柵電極通過所述底部電介質隔離物層與所述底部電極分隔，且通 過所述頂部電介質隔離物層與所述頂部電極分隔。
17. 根據權利要求16的垂直FET，其中所述柵電極位于所述納米線 的在所述底端和所述頂端之間的中間部分中。
18. 根據權利要求16的垂直FET，其中所述半導體納米線包括鍺(Ge ) 納米線。
19. 根據權利要求16的垂直FET，其中所述柱狀孔延伸穿過所述頂部電介質隔離物和所述底部電介質隔離 物，到達所述底部電極；以及其中所述垂直半導體納米線包含在所述柱狀孔內。
20. 根據權利要求19的垂直FET，包括FET器件的陣列，其中每一個所述FET器件具有與所述柵電極、所 述底部電極和所述頂部電極的接觸；以及通過在前一級晶體管的頂上重復形成具有電鍍的垂直半導體納米線的 另一級垂直晶體管，在彼此的頂上層疊的FET器件的陣列。
全文摘要
本發明涉及一種垂直納米線FET器件的制造方法以及由該方法制造的FET器件。通過以下步驟形成包括垂直半導體納米線的垂直場效應晶體管(FET)。在形成于底部電極上的底部電介質層中產生柱狀孔。通過鍍敷垂直半導體納米線，填充柱狀孔，該垂直半導體納米線的底端接觸底部電極。半導體納米線形成具有FET溝道區的FET器件，該FET溝道區位于在垂直半導體納米線的兩端中形成的源極區和漏極區之間。圍繞垂直半導體納米線的溝道區而形成柵極電介質層，然后圍繞柵極電介質層形成柵電極。形成與垂直半導體納米線的頂端接觸的頂部電極。
文檔編號H01L21/208GK101399207SQ20081016581
公開日2009年4月1日 申請日期2008年9月23日 優先權日2007年9月24日
發明者H·德利吉安尼, L·T·羅曼基夫, 強 黃 申請人:國際商業機器公司