專利名稱：用微米級工藝制備納米級cmos集成電路的方法
技術領域：
本發明屬于半導體集成電路技術領域，尤其涉及一種利用現有的微米級 Si集成電路制造工藝，制造納米級Si集成電路的方法。
背景技術：
信息技術是國民經濟的核心技術，它服務于國民經濟各個領域，微電子技 術是信息技術的關鍵，集成電路更是關鍵中的關鍵。集成電路自1958年問世 以來，發展速度驚人，成為了信息科學技術的核心和國民經濟發展、國防建設 的基石，對世界政治、經濟和文化產生了巨大的影響。作為人類歷史上發展最 快、影響最大、應用最廣泛的技術，集成電路已成為衡量一個國家科學技術水 平、綜合國力和國防力量的重要標志。對于整機系統中集成電路采用多少更是 其系統先進性的直接表征。
Si集成電路技術發展至今，全世界數以萬億美元的設備和技術投人，已使 Si基工藝形成了非常強大的產業能力。同時，長期的科研投入也使人們對Si 及其工藝的了解，達到十分深入、透徹的地步，因此在集成電路產業中，Si 技術是主流技術，Si集成電路產品是主流產品，占集成電路產業的90%以上。 盡管微電子學在化合物半導體和其它新材料方面的研究以及在某些領域的應 用取得了很大的進展，但在今后的10 20年，微電子技術仍將以尺寸不斷縮 小的Si基CMOS集成電路工藝作為主流技術，并廣泛應用于與生產、生活息 息相關的國民經濟的各個領域。
1965年4月美國仙童公司的高登.摩爾博士發表了以后聞名于世的"摩爾 定律"，該定理指出集成電路芯片上的晶體管數目，約每18個月增加1倍， 性能也提升l倍。同時，集成電路的單位功能成本平均每年降低25%左右。40 多年來，世界半導體產業始終按照這條定律不斷地向前發展。2004年2月23
日英特爾首席執行官克萊格*貝瑞特在東京舉行的全球信息峰會上表示，摩爾定 律將在未來15到20年依然有效。推動摩爾定律繼續前進的技術動力是不斷 縮小芯片的特征尺寸。目前，國外90nm技術已經進入規模生產階段，60nm技
術處在導入期，45nm 技術正在作前期研發工作，按照國際半導體技術發展路 線圖ITRS， 2010年45nm技術可以進入規模生產，2018年是18nm。
要制造如此小的特征尺寸的CMOS集成電路，就需要新一代的工藝設備， 因為目前尚沒有能夠較好地解決在現有的設備上制造下一代芯片的技術，因此 只能通過工藝設備的更新提高工藝技術水平。經過多年的積累，目前全世界在 微電子產業中的設備和技術投入超過萬億美元，如果僅僅通過設備的更新換代 獲得工藝技術的提升，將每18個月淘汰一代設備，這將造成巨大的資源和能 源的浪費，導致生產成本上升，因此，這種現狀嚴重制約了半導體行業的發展。
發明內容
本發明的目的在于提供一種用微米級工藝制備納米級CMOS集成電路的 方法，以實現在不改變現有設備和增加成本的條件下，制備出導電溝道45 90nm的CMOS集成電路。
為實現上述目的，本發明提供的制備納米級CMOS集成電路的方法，按 如下步驟進行
第一步.在Si襯底上熱氧化一層Si02緩沖層，在該緩沖層上淀積一層SiN， 用于阱區注入的掩蔽；
第二步.在SiN層上分別光刻N阱和P阱，同時進行N阱和P阱的注入 和推進，在Si襯底分別形成N阱和P阱；
第三步.刻蝕掉N阱和P阱上部及其之間的SiN層和Si02層，然后再在 整個襯底表面生長一層Si02緩沖層和SiN層，在SiN層上光刻、氧化形成隔 離區；
第四步.在N阱和P阱上熱氧化生長6 10nm厚的SiO2柵介質層，分別 在N阱和P阱上淀積一層120 150nm厚的p型摻雜的Ploy-Si和n型摻雜的 Ploy-Si，作為柵極，摻雜濃度>102、111-3;
第五步.在Ploy-Si上淀積生長一層厚度為40 80nm的SiN，作為柵極的
保護層；
第六步.在SiN層上再淀積一層100 150nm厚的Ploy-Si，作為制造過程 中的輔助層，輔助生成側壁；
第七步.在Ploy-Si的區域中刻蝕出符合電路要求的窗口；
第八步.在整個Si襯底上淀積一層60 130nm厚的Si02介質層，覆蓋整 個表面；
第九步.刻蝕襯底表面上的Si02，保留Ploy-Si側壁的Si02;利用Ploy-Si 與SiN的刻蝕速率比(11: 1)，刻蝕SiN表面的Ploy-Si;利用SiN與Si02的 刻蝕速率比(2: 1)，刻蝕Si02側壁保護區域以外的SiN;再利用Ploy-Si與 Si02的刻蝕速率比(50: 1)，刻蝕Si02側壁保護區域以外的Ploy-Si，形成 n/pMOSFET的柵極，并在阱區上淀積一層6 10nm厚的Si02，形成柵極側壁 的保護層；
第十步.分別在P阱區進行n型離子注入，自對準生成nMOSFET的源區 和漏區，在N阱區進行p型離子注入，自對準生成pMOSFET的源區和漏區；
第十一步.在n/pMOSFET的柵、源和漏區上光刻引線，構成導電溝道45 90nm的CMOS集成電路。
所述的在Ploy-Si的區域中刻蝕出符合電路要求的窗口，是根據微米級工藝 加工的最小線條尺寸和套刻精度的大小確定，通常寬度取L8 3nm。
所述的柵極長度根據第八步淀積的Si02厚度確定，通常取45 90nm。
本發明具有如下優點
1. 本發明由于利用了等離子刻蝕工藝中Ploy-Si與Si02、 SiN與Si02和 Ploy-Si與SiN的刻蝕速率比和自對準工藝，可以在微米級Si集成電路工藝平 臺上制造出導電溝道45 卯nm的CMOS集成電路；
2. 由于本發明所提出的工藝方法均為現有的微米級Si集成電路工藝平臺 中成熟的工藝方法，因此，本發明所提出的納米級CMOS集成電路實現方法 與現有的微米級Si集成電路工藝相兼容；
3. 由于本發明所提出的工藝方法均可在現有的微米級Si集成電路工藝平 臺中實現，因此可以在不用追加任何資金和設備投入的情況下，使現有的微米 級Si集成電路工藝平臺的制造能力大幅提高，并使其制備的CMOS集成電路 的性能提高3 5代；
4. 由于本發明所提出的工藝方法可以實現導電溝道45 90nm的CMOS集 成電路，因此，隨著導電溝道尺寸的減小，集成電路的集成度可以大幅提高， 從而降低了集成電路單位面積的制造成本；
5.由于用本發明工藝方法制備的CMOS集成電路中器件的導電溝道小，因 此，集成電路的工作頻率顯著提高，實現了國內集成電路加工水平的跨越式發 展。
圖1是本發明工藝流程圖2是用本發明方法制備CMOS集成電路的過程示意圖。
具體實施例方式
以下參照附圖1和附圖2，對本發明制備納米級CMOS集成電路的工藝流 程作進一步詳細描述。
實施例1:在Si襯底上制備導電溝道為45nrn的CMOS集成電路，具體步 驟如下
步驟l,淀積掩蔽層，如圖2 (a)所示。
(la)選取晶向為<100>、摻雜濃度為10"cn^左右的p型Si襯底片1;
(lb)在襯底上熱氧化一層20nm厚的Si02緩沖層2;
(lc)在Si02緩沖層上用低壓化學汽相淀積LPCVD的方法淀積100nm厚 的SiN層3，用于阱區注入的掩蔽。
步驟2，形成阱區，如圖2 (b)所示。
(2a)在SiN層3上按照相間順序分別光刻P阱區域4和N阱區域5;
(2b)在P阱區域注入硼形成p型區域，在P阱區表面熱氧化生成Si02， 同時進行P阱推進，在襯底1上形成P阱4;
(2c)在N阱區域注入磷形成n型區域，在N阱區表面熱氧化生成Si02 層，同時進行N阱推進，在襯底1上形成N阱5;
(2d)在溫度為80(TC的N2氣氛下，同時將N阱和P阱繼續推進到2^m深。
步驟3，形成隔離區，如圖2 (c)所示。
(3a)濕法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02
層；
(3b)在整個襯底表面熱氧化一層20nm厚的Si02緩沖層；
(3c)在Si02緩沖層上用常壓化學氣相淀積APCVD的方法淀積生長一層
約為50nm厚的SiN層，并在該SiN層上光刻場隔離區；
(3d)在隔離區局部熱氧化形成0.3^m的場區隔離6，將N阱與P阱進行 隔離；
(3e)濕法刻蝕掉P阱4和N阱5表面的SiN和Si02層。
步驟4，淀積poly-Si并刻蝕窗口，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長6nm厚的Si02柵介質層7;
(4b)在Si02柵介質層7上應用LPCVD方法分別在N阱和P阱上生長厚 度均為120nm的p型摻雜的Ploy-Si層8a和n型摻雜的Ploy-Si層8，作為柵 極，摻雜濃度>102()(^'3;
(4c)在Ploy-Si上應用LPCVD的方法淀積生長40nm厚的SiN層9，作 為柵極的保護層；
(4d)在SiN層上再應用LPCVD的方法淀積120nm厚的Ploy-Si層10， 這一層主要作為制造過程中的輔助層，輔助生成側壁；
(4e)根據電路需要，在Ploy-Si的區域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取1.8(im。
步驟5，淀積Si02介質，如圖2 (e)所示。
在整個Si片上應用LPCVD的方法淀積一層60nm厚的Si02介質層11， 覆蓋整個表面。
步驟6，形成柵極，并在柵極側壁淀積保護層，如圖2 (f)所示。 (6a)利用干法刻蝕的方法將襯底表面的Si02刻蝕掉，保留Ploy-Si側壁 的Si02;
(6b)利用Ploy-Si和SiN的刻蝕速率比(lh 1)，將SiN表面的Ploy-Si
全部刻蝕掉；
(6c)利用SiN和Si02的刻蝕速率比(2: 1)，并以Si02側壁作保護，刻 蝕掉Si02側壁保護區域以外的SiN，保留側壁下面的SiN;
(6d)利用Ploy-Si和Si02的刻蝕速率比(50: 1)，并以Si02側壁作保護， 再刻蝕掉Si02側壁保護區域以外的Ploy-Si，保留側壁下面的Ploy-Si，形成 nMOSFET的柵極s和pMOSFET的柵極sa，該柵極的長度根據步驟5淀積的 Si02厚度確定，通常取45nm;
(6e)利用濕法腐蝕掉Si02側壁；
(6f)用LPCVD的方法在阱區上淀積一層6nm厚的Si02，作為柵極側面 的保護層12。
步驟7，形成n/pMOSFET器件結構，如圖2 (g)所示。
(7a)在P阱區進行n型離子注入，自對準生成nMOSFET的源區13和漏 區14，形成nMOSFET器件17;
(7b)在N阱區進行p型離子注入，自對準生成pMOSFET的源區15和 漏區16，形成pMOSFET器件18。
步驟8，構成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為 45nm的CMOS集成電路。
實施例2:在SOI襯底上制備導電溝道為65nm的CMOS集成電路，具體 步驟如下
步驟l,淀積掩蔽層，如圖2 (a)所示。
(la)選取晶向為<100>、摻雜濃度為10"cm'3左右的p型SOI襯底片1;
(lb)在襯底上熱氧化一層40nm厚的SiO2緩沖層2;
(lc)在SiO2緩沖層上用APCVD的方法淀積150nm厚的SiN層3，用于
阱區注入的掩蔽。
步驟2,形成阱區，如圖2 (b)所示。
(2a)在SiN層3上按照相間順序分別光刻P阱區域4和N阱區域5;
(2b)在P阱區域注入硼形成p型區域，在P阱區表面熱氧化生成Si02， 同時進行P阱推進，在襯底1上形成P阱4;
(2c)在N阱區域注入磷形成n型區域，在N阱區表面熱氧化生成Si02， 同時進行N阱推進，在襯底1上形成N阱5;
(2d)在溫度為80(TC的N2氣氛下，同時將N阱和P阱繼續推進到3pm深。
步驟3，形成隔離區，如圖2 (c)所示。
(3a)濕法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02
層；
(3b)在整個襯底表面熱氧化一層25nm厚的Si02緩沖層；
(3c)在Si02緩沖層上用APCVD的方法淀積生長一層約為50nm厚的SiN
層，并在該SiN層上光刻場隔離區；
(3d)在隔離區局部熱氧化形成0.5^on的場區隔離6，將N阱與P阱進行
隔離；
(3e)濕法刻蝕掉P阱4和N阱5表面的SiN和Si02層。
步驟4，淀積poly-Si并刻蝕窗口，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長8nm厚的Si02柵介質層7;
(4b)在Si02柵介質層7上應用LPCVD方法分別在N阱和P阱上生長厚 度均為130nm的p型摻雜的Ploy-Si層8a和n型摻雜的Ploy-Si層8，作為柵 極，摻雜濃度>102%1'3;
(4c)在Ploy-Si上應用APCVD的方法淀積生長80nm厚的SiN層9，作 為柵極的保護層；
(4d)在SiN層上再應用APCVD的方法淀積100nm厚的Ploy-Si層10， 這一層主要作為制造過程中的輔助層，輔助生成側壁；
(4e)根據電路需要，在Ploy-Si的區域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取2^im。
步驟5，淀積Si02介質，如圖2 (e)所示。
在整個Si片上應用APCVD的方法淀積一層90nm厚的Si02介質層11， 覆蓋整個表面。
步驟6,形成柵極，并在柵極側壁淀積保護層，如圖2 (f)所示。 (6a)利用干法刻蝕的方法將襯底表面的Si02刻蝕掉，保留Ploy-Si側壁 的Si02;
(6b)利用Ploy-Si和SiN的刻蝕速率比(11: 1)，將SiN表面的Ploy-Si 全部刻蝕掉；
(6c)利用SiN和Si02的刻蝕速率比(2: 1)，并以Si02側壁作保護，刻 蝕掉Si02側壁保護區域以外的SiN，保留側壁下面的SiN;
(6d)利用Ploy-Si和Si02的刻蝕速率比(50: 1)，并以Si02側壁作保護， 再刻蝕掉Si02側壁保護區域以外的Ploy-Si，保留側壁下面的Ploy-Si，形成 nMOSFET的柵極s和pMOSFET的柵極sa，該柵極的長度根據步驟5淀積的 Si02厚度確定，通常取65nm;
(6e)利用濕法腐蝕掉Si02側壁；
(6f)用APCVD的方法在阱區上淀積一層8nm厚的Si02，作為柵極側 面的保護層12。
步驟7，形成n/pMOSFET器件結構，如圖2 (g)所示。
(7a)在P阱區進行n型離子注入，自對準生成nMOSFET的源區13和漏 區14，形成nMOSFET器件17;
(7b)在N阱區進行p型離子注入，自對準生成pMOSFET的源區15和 漏區16，形成pMOSFET器件18。
步驟8，構成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為 65nm的CMOS集成電路。
實施例3:在Si襯底上制備導電溝道為90nm的CMOS集成電路，具體 步驟如下
步驟l,淀積掩蔽層，如圖2 (a)所示。
(la)選取晶向為<100>、摻雜濃度為10"cm's左右的p型Si襯底片l;
(lb)在襯底上熱氧化一層60nm厚的SiO2緩沖層2;
(lc)在Si02緩沖層上用等離子增強化學氣相淀積PECVD的方法淀積 200nm厚的SiN層3，用于阱區注入的掩蔽。 步驟2，形成阱區，如圖2 (b)所示。
(2a)在SiN層3上按照相間順序分別光刻P阱區域4和N阱區域5;
(2b)在P阱區域注入硼形成p型區域，在P阱區表面熱氧化生成Si02， 同時進行P阱推進，在襯底1上形成P阱4;
(2c)在N阱區域注入磷形成n型區域，在N阱區表面熱氧化生成Si02， 同時進行N阱推進，在襯底1上形成N阱5;
(2d)在溫度為800。C的N2氣氛下，同時將N阱和P阱繼續推進到5^m
深。
步驟3,形成隔離區，如圖2 (c)所示。
(3a)濕法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02
層；
(3b)在整個襯底表面熱氧化一層60nm厚的SiO2緩沖層； (3c)在Si02緩沖層上用PECVD的方法淀積生長一層約為50nm厚的SiN 層，并在該SiN層上光刻場隔離區；
(3d)在隔離區局部熱氧化形成l阿的場區隔離6，將N阱與P阱進行隔
離；
(3e)濕法刻蝕掉P阱4和N阱5表面的SiN和Si02層。
步驟4，淀積poly-Si并刻蝕窗口，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長10nm厚的Si02柵介質層7;
(4b)在Si02柵介質層7上應用LPCVD方法分別在N阱和P阱上生長厚 度均為150nm的p型摻雜的Ploy-Si層8a和n型摻雜的Ploy-Si層8,作為柵 極，摻雜濃度M0"cm—3;
(4c)在Ploy-Si上應用PECVD的方法淀積生長60nm厚的SiN層9，作 為柵極的保護層；
(4d)在SiN層上再應用PECVD的方法淀積150nm厚的Ploy-Si層10， 這一層主要作為制造過程中的輔助層，輔助生成側壁；
(4e)根據電路需要，在Ploy-Si的區域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取3^un。
步驟5，淀積Si02介質，如圖2 (e)所示。
在整個Si片上應用PECVD的方法淀積一層130nm厚的Si02介質層11， 覆蓋整個表面。
步驟6，形成柵極，并在柵極側壁淀積保護層，如圖2 (f)所示。 (6a)利用干法刻蝕的方法將襯底表面的Si02刻蝕掉，保留Ploy-Si側壁 的Si02;
(6b)利用Ploy-Si和SiN的刻蝕速率比(11: 1)，將SiN表面的Ploy-Si
全部刻蝕掉；
(6c)利用SiN和Si02的刻蝕速率比(2: 1)，并以Si02側壁作保護，刻 蝕掉Si02側壁保護區域以外的SiN，保留側壁下面的SiN;
(6d)利用Ploy-Si和Si02的刻蝕速率比(50: 1)，并以Si02側壁作保護， 再刻蝕掉Si02側壁保護區域以外的Ploy-Si，保留側壁下面的Ploy-Si，形成 nMOSFET的柵極s和pMOSFET的柵極sa，該柵極的長度根據步驟5淀積的 Si02厚度確定，通常取90nm;
(6e)利用濕法腐蝕掉Si02側壁；
(6f)用PECVD的方法在阱區上淀積一層10nm厚的Si02，作為柵極側 面的保護層12。
步驟7,形成n/pMOSFET器件結構，如圖2 (g)所示。
(7a)在P阱區進行n型離子注入，自對準生成nMOSFET的源區13和漏 區14，形成nMOSFET器件17;
(7b)在N阱區進行p型離子注入，自對準生成pMOSFET的源區15和 漏區16，形成pMOSFET器件18。
步驟8，構成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為 卯nm的CMOS集成電路。
以上實施例不構成對本發明的任何限制。
權利要求
1.一種用微米級工藝制造納米級CMOS集成電路的方法，按如下步驟進行第一步.在Si襯底(1)上熱氧化一層SiO2緩沖層(2)，在該緩沖層上淀積一層SiN(3)，用于阱區注入的掩蔽；第二步.在SiN層上分別光刻N阱和P阱，同時進行N阱和P阱推進，在Si襯底(1)分別形成P阱(4)和N阱(5)；第三步.刻蝕掉P阱(4)和N阱(5)上部及其之間的SiN層和SiO2層，然后再在整個襯底表面生長一層SiO2緩沖層和SiN層，在SiN層上光刻場隔離區，氧化形成隔離區(6)；第四步.在N阱和P阱上熱氧化生長6～10nm厚的SiO2柵介質層(7)，再分別在N阱和P阱上淀積一層120～150nm厚的p型摻雜的Ploy-Si層(8a)和n型摻雜的Ploy-Si層(8)，作為柵極，摻雜濃度＞1020cm-3；第五步.在Ploy-Si上淀積生長一層厚度為40～80nm的SiN(9)，作為柵極的保護層；第六步.在SiN層上再淀積一層100～150nm厚的Ploy-Si(10)，作為制造過程中的輔助層，輔助生成側壁；第七步.在Ploy-Si的區域中刻蝕出符合電路要求的窗口(10a)；第八步.在整個Si襯底上淀積一層60～130nm厚的SiO2介質層(11)，覆蓋整個表面；第九步.刻蝕襯底表面上的SiO2，保留Ploy-Si側壁的SiO2；利用Ploy-Si與SiN的刻蝕速率比(11∶1)，刻蝕SiN表面的Ploy-Si；利用SiN與SiO2的刻蝕速率比(2∶1)，刻蝕SiO2側壁保護區域以外的SiN；再利用Ploy-Si與SiO2的刻蝕速率比(50∶1)，刻蝕SiO2側壁保護區域以外的Ploy-Si，形成nMOSFET的柵極(s)和pMOSFET的柵極(sa)，并在阱區上淀積一層6～10nm厚的SiO2，形成柵極側壁的保護層(12)；第十步.在P阱區進行n型離子注入，自對準生成nMOSFET的源區(13)和漏區(14)，在N阱區進行p型離子注入，自對準生成pMOSFET的源區(15)和漏區(16)；第十一步.在n/pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為45～90nm的CMOS集成電路。
2. 根據權利要求1所述的方法，其中，第七步所述的在Ploy-Si的區域中刻蝕出符合電 路要求的窗口，是根據微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通常寬度 取1.8 3拜。
3. 根據權利要求1所述的方法，其中，第九步所述的形成柵極，它的長度根據第八步 淀積的Si02厚度確定，通常取45 90nm。
4. 一種用微米級工藝制造納米級CMOS集成電路的方法，包括如下步驟 第l步.在Si襯底(1)上熱氧化一層Si02緩沖層(2),在該緩沖層上用LPCVD的方法淀積一層SiN (3)，用于阱區注入的掩蔽；第2步.在SiN層上分別光刻N阱和P阱，同時進行N阱和P阱推進，在Si襯底(I) 分別形成P阱(4)和N阱(5);第3步.刻蝕掉P阱(4)和N阱(5)上部及其之間的SiN層和Si02層，然后再在整 個襯底表面生長一層Si02緩沖層和SiN層，在SiN層上光刻場隔離區，氧化形成隔離區 (6);第4步.在N阱和P阱上熱氧化生長6nm厚的Si02柵介質層(7),再在該Si02柵 介質層上應用LPCVD的方法分別在N阱和P阱上生長一層厚度均為120nm的p型摻雜的 Ploy-Si層(8a)和n型摻雜的Ploy-Si層(8)，作為柵極，摻雜濃度〉10加cm-3;第5步.在Ploy-Si上應用LPCVD的方法淀積生長一層厚度為40nm的SiN (9)，作 為柵極的保護層第6步.在SiN層上再應用LPCVD的方法淀積一層120nm厚的Ploy-Si (10)，作為 制造過程中的輔助層，輔助生成側壁；第7步.在Ploy-Si的區域中刻蝕出符合電路要求的窗口 (10a);第8步.在整個Si襯底上應用LPCVD的方法淀積一層60nm厚的Si02介質層(II) ,覆蓋整個表面；第9步.刻蝕襯底表面上的Si02，保留Ploy-Si側壁的Si02;利用Ploy-Si與SiN的刻 蝕速率比(11: 1)，刻蝕SiN表面的Ploy-Si;利用SiN與Si02的刻蝕速率比(2: 1), 刻蝕Si02側壁保護區域以外的SiN;再利用Ploy-Si與Si02的刻蝕速率比(50: 1)，刻蝕 Si02側壁保護區域以外的Ploy-Si，形成nMOSFET的柵極(s)和pMOSFET的柵極(sa)，最后用LPCVD的方法在阱區上淀積一層6nm厚的Si02，形成柵極側壁的保護層(12); 第IO步.在P阱區進行n型離子注入，自對準生成nMOSFET的源區(13)和漏區 (14)，在N阱區進行p型離子注入，自對準生成pMOSFET的源區(15)和漏區 (16);第11步.在n/pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為45nm的 CMOS集成電路。
全文摘要
本發明公開了一種用微米級工藝制備納米級CMOS集成電路的方法。其過程為制造出N/P阱，并在N/P阱上生長Poly-Si/SiN/Poly-Si多層結構；將最上層的Poly-Si刻蝕成一個窗口，再淀積一層SiO<sub>2</sub>；刻蝕掉表面的SiO<sub>2</sub>層，保留窗口側面的SiO<sub>2</sub>；利用Ploy-Si和SiN的刻蝕速率比(11∶1)，刻蝕掉上層的Ploy-Si；利用SiN與SiO<sub>2</sub>的刻蝕速率比(2∶1)，刻蝕SiO<sub>2</sub>側壁保護區域以外的SiN；再利用Ploy-Si與SiO<sub>2</sub>的刻蝕速率比(50∶1)，刻蝕SiO<sub>2</sub>側壁保護區域以外的Ploy-Si，形成n/pMOSFET的柵極；離子注入自對準形成n/pMOSFET的源、漏區，構成n/pMOSFET器件；光刻器件的互連線形成導電溝道45～90納米的CMOS集成電路。本發明能夠在微米級Si集成電路加工工藝平臺上，不需要追加任何資金和設備投入的情況下，制造出性能可提高3～5代的CMOS集成電路。
文檔編號H01L21/8238GK101359626SQ200810150930
公開日2009年2月4日 申請日期2008年9月12日 優先權日2008年9月12日
發明者宋建軍, 宣榮喜, 張鶴鳴, 戴顯英, 王冠宇, 王曉燕, 秦珊珊, 胡輝勇, 斌 舒 申請人:西安電子科技大學