專利名稱：電子封裝及電子裝置的制作方法
技術領域：
本發明有關于一種電子封裝及電子裝置，特別是關于一種具有共用電極
條層的接墊外露式(exposed-pad)四方扁平封裝(quad flat package, QFP)以
及具有該封裝的電子裝置。
綠絲
在高積集度及高階半導體裝置微小化驅使之下，高密度封裝需求也隨之 增加。為了上述的需求，半導體制造業必須制備更薄的半導體封裝。在高積 集度及高階半導體裝置中，為了提高信號速度，晶片所產生的熱與封裝結構 中的電感成為無法忽視的問題。因此，散熱及降低電感成為半導體制造業中 二個重要的任務。晶片所產生的熱可藉由提供一導熱路徑而將其自封裝結構 中排除。另外，可藉由增加電源接點及接地接點的數量來降低封裝結構中的 電感。
為了適應上述的需求，近來發展出實用的接墊外露式四方扁平封裝 (exposed pad QFP)。在接墊外露式四方扁平封裝中，復數引線(lead)沿著 具有半導體晶片貼附其上的晶片接墊(diepad)的邊緣排列且彼此間隔緊密， 其用于電性連接晶片與外部電路。再者，晶片接墊的下表面外露于封裝體， 并且可與一印刷電路板(print circuit board, PCB)接合，以有效地排除晶片所 產生的熱。
然而，高速操作及高效能的半導體裝置需要更多的信號處理接點(引線)， 因而增加四方扁平封裝制造上的困難。為了解決上述的問題，近來發展出球 柵陣列(ball grid array, BGA)封裝。在球柵陣列(BGA)封裝中，用于連接 晶片與外部電路的電性接觸球形成于封裝體的下表面。因此，相較于四方扁
平封裝而言，其能夠具有更多的電性接觸點，且電性接觸點之間也可具有較 大的間距。然而，相較于四方扁平封裝而言，球柵陣列封裝較不具成本效益， 且球柵陣列封裝在制造上也比四方扁平封裝來的復雜許多。
發明內容
根據本發明的一實施例， 一種電子封裝，包括 一晶片接墊、 一晶片、
復數引線、至少一共用電極條層、及一成型材料(molding compound)。晶片 貼附于晶片接墊上。引線圍繞晶片接墊且與其相隔，而在兩者之間定義出一 環形間隙。共用電極條層位于環形間隙內且大體與晶片接墊共平面，其中引 線中至少一個延伸至共用電極條層。成型材料局部包埋晶片接墊及共用電極 條層，使晶片接墊及共用電極條層的下表面外露。
根據本發明的另一實施例， 一種電子封裝，包括 一晶片接墊、 一晶片、
復數引線、至少一共用電極條層、及一成型材料。晶片貼附于晶片接墊上。 引線圍繞晶片接墊且與其相隔，而在兩者之間定義出一環形間隙。共用電極 條層位于環形間隙內且大體與晶片接墊共平面，其中引線中至少二個延伸至 共用電極條層。成型材料局部包埋晶片接墊及共用電極條層，使晶片接墊及 共用電極條層的下表面外露。
根據本發明的又一實施例， 一種電子裝置，包括 一電子封裝及與其接 合的一電路板。電子封裝包括 一晶片接墊、 一晶片、復數引線、至少一共 用電極條層、及一成型材料。晶片貼附于晶片接墊上。引線圍繞晶片接墊且 與其相隔，而在兩者之間定義出一環形間隙。共用電極條層位于環形間隙內 且大體與晶片接墊共平面，其中引線中至少二個延伸至共用電極條層。成型 材料局部包埋晶片接墊及共用電極條層，使晶片接墊及共用電極條層的下表 面外露。
本發明可降低通路的電感及電阻值，獲得較佳的電源完整性，改善核心
電源的壓降(IRdrop)問題，有助于高速操作及提高裝置效能。
圖1繪示出根據本發明實施例的具有封裝體的電子裝置的平面示意圖; 圖2繪示出圖1中電子裝置的剖面示意圖；及
圖3繪示出使用于圖1中電子裝置的一導線架實施例的平面示意圖。
附圖標號
100~晶片；
200~導線架； 202~環形間隙；
205 引線；
300 成型材料； 401~電源/接地接墊；
101、 103、 105~導線;
201 晶片接墊； 203 聯結條；
207 共用電極條層；
400~電路板；
402 接地接墊。
具體實施例方式
以下的說明為本發明的實施例。此說明的目的在于提供本發明的總體概 念而并非用以局限本發明的范圍。本發明的保護范圍當以權利要求書所界定 的為準。以下配合
本發明的實施例。
請參照圖1及圖2，其中圖1繪示出根據本發明實施例的具有封裝體的電 子裝置的平面示意圖，而圖2繪示出圖1中電子裝置的剖面示意圖。電子裝 置包括一電子封裝，其接合至一電路板400上，例如一封裝基板或是印刷電 路板。在本實施例中，所述的電子封裝為接墊外露式四方扁平封裝。
在本實施例中，電子封裝包括 一具有集成電路的晶片100、 一導線架 200、及一成型材料300，例如環氧樹脂。晶片IOO通常為四方型且具有一上 表面及一下表面，上表面可為一主動(active)表面，其具有復數電極接墊(未 繪示)，而下表面則用以貼附于導線架200。
導線架200通常包括金屬，例如銅、鋁、或金屬合金。再者，導線架200 通常包括貼附于晶片100下表面的一方型晶片接墊201、及圍繞晶片接墊
201且與其相隔的復數引線205。兩者之間定義出一環形間隙202。四個聯結 條(tie bar) 203提供環形間隙202內晶片接墊201構造上的支撐，其延伸于 引線205與晶片接墊201之間。再者，聯結條203分別對應于晶片接墊201 的角落，使晶片接墊201物理性連接至導線架200。 一般而言，聯結條203經 由彎折(bending)制造工藝來對晶片接墊201進行沖壓(downset)，使引線 205不與晶片接墊201共平面，如圖2所示。另外，引線205作為信號接點并 藉由接線制造工藝(wire bonding)而電性連接至晶片100。復數導線延伸于 晶片100上表面所對應的接墊(未繪示)與對應的引線205之間。為了簡化 附圖，圖1僅繪示出些許的導線105。
導線架200更包括一或多個共用電極條層207，其設置于環形間隙202內， 其中一或多個引線205延伸至共用電極條層207以提供構造上的支撐。舉例 而言，二個延伸至共用電極條層207的引線205分別連接至共用電極條層207 的兩端。延伸至共用電極條層207的引線205經由彎折制造工藝來對共用電 極條層207進行沖壓，使共用電極條層207大體與晶片接墊201共平面。共 用電極條層207可作為電源接墊或接地接墊中的其中一個，藉以直接電性連 接至電路板400。 一或多個導線103可延伸于共用電極條層207與晶片100上 的電源接墊或接地接墊(未繪示)之間。在另一實施例中，以共用電極條層 207作為一共用電源接墊，而以晶片接墊201作為一接地接墊。因此，至少一 額外的導線101延伸于晶片100的接地接墊與晶片接墊201之間。另外，也 可選擇利用延伸至共用電極條層207的引線205來作為電源接點或接地接點。
在本實施例中，導線架200可包括一個以上的共用電極條層207，其設置 于環形間隙202內且被聯結條203所隔開。 一或多個引線205延伸至對應的 共用電極條層207。舉例而言，環形間隙202內可具有二個共用電極條層207， 其中一共用電極條層207位于另一個共用電極條層207與引線205之間，且 二個引線205分別連接至所對應的共用電極條層207的兩端，如圖1中上方 與右方的導線架200所示。再者，環形間隙202內可具有三個共用電極條層
207，其中二個共用電極條層207位于另一個共用電極條層207與引線205之 間，且二個引線205分別連接至所對應的共用電極條層207的兩端，如圖1 中左方的導線架200所示。另外，環形間隙202內的共用電極條層207可自 晶片接墊201的邊緣朝向引線205依序排列，且二個引線205分別連接至所 對應的共用電極條層207的兩端，如圖1中下方的導線架200所示。
請參照圖3，其繪示出使用于圖1中電子裝置的一導線架實施例的平面示 意圖。圖3中所有相同于圖1的部件使用相同的標號，并省略其說明。在本 實施例中，導線架200包括復數共用電極條層207，其圍繞晶片接墊201而大 體排列成一環形。再者，用于提供結構上支撐共用電極條層207的引線205 的數量是可改變。舉例而言，可藉由二個相鄰的延伸引線205來支撐共用電 極條層207，如圖3中左方的導線架200所示。再者，可藉由二個彼此不相鄰 的延伸引線205來支撐共用電極條層207，如圖3中上方的導線架200所示。 另外，可藉由單一延伸引線205或二個以上的延伸引線205來支撐共用電極 條層207，如圖3中右方及下方的導線架200所示。須注意的是任何所屬技術 領域中具有通常知識者可了解到共用電極條層207及延伸引線205的數量及 排置方式可因應設計需求而有所改變，并不局限于圖1及圖3中的實施例。
導線架200可藉由現有蝕刻技術或沖壓(stamping)技術來制作。在完成 導線架200之后，依序進行晶片接合制造工藝及接線制造工藝，以完成晶片 100與導線架200之間的電性連接。接著，藉由成型制造工藝以將成型材料 300，例如環氧樹脂，包覆晶片100并局部包埋導線架200，使每一引線205 外部及晶片接墊201的下表面與共用電極條層207的下表面外露于封裝體之 外。
在依序進行現有去膠/去緯(dejunk/triming)及去框/成型(forming/singular) 等制造工藝之后，便可完成電子封裝制作。如圖2所示，電子封裝接合至一 電路板400。特別的是電路板400可包括一或多個電源/接地接墊401及一額 外的接地接墊402分別對應至共用電極條層207及晶片接墊201。
根據上述實施例，藉由使用共用電極條層作為電源/接地接墊，可減少用 于連接電源接點及接地接點的引線。換句話說，用于信號處理的引線可相對 增加，有助于高速操作及提高裝置效能。再者，連接于共用電極條層與晶片 之間的導線的長度對于連接于晶片與作為電源接點或接地接點的引線之間的 導線長度而言相對較短，因此可降低通路的電感及電阻值。由于電源完整性
(power integrity, PI)與通路的電感值成反比，故可獲得較佳的電源完整性。 而由于通路的電阻值的降低，故可改善核心電源的壓降(IR drop)問題。另 外，由于作為電源及/或接地接墊的共用電極條層的面積大于引線，故可增加 電源穩定性，且當共用電極條層直接接合至電路板的電源接墊時，可進一步 降低通路的電感及電阻值。
雖然本發明已以較佳實施例揭露如上，然其并非用以限定本發明，任何 所屬技術領域中具有通常知識者，在不脫離本發明的精神和范圍內，當可作 更動與潤飾，因此本發明的保護范圍當以權利要求書所界定的為準。
權利要求
1.一種電子封裝，其特征在于，所述的電子封裝包括一晶片接墊；一晶片，貼附于所述的晶片接墊上；復數引線，圍繞所述的晶片接墊且與其相隔，而在兩者之間定義出一環形間隙；至少一第一共用電極條層，位于所述的環形間隙內且大體與所述的晶片接墊共平面，其中所述的這些引線中至少一個延伸至所述的第一共用電極條層；以及一成型材料，局部包埋所述的晶片接墊及所述的第一共用電極條層，使所述的晶片接墊及所述的第一共用電極條層的下表面外露。
2. 如權利要求1所述的電子封裝，其特征在于，所述的電子封裝更包括 一第二共用電極條層，位于所述的第一共用電極條層及所述的這些引線之間 的所述的環形間隙內，且大體與所述的晶片接墊共平面，其中所述的這些引 線中至少一個延伸至所述的第二共用電極條層。
3. 如權利要求2所述的電子封裝，其特征在于，所述的電子封裝更包括 一第三共用電極條層，位于所述的第一共用電極條層及所述的這些引線之間 的所述的環形間隙內，且大體與所述的晶片接墊共平面，其中所述的這些引 線中至少一個延伸至所述的第三共用電極條層。
4. 如權利要求3所述的電子封裝，其特征在于，延伸至所述的第一、第 二、或第三共用電極條層的所述的引線作為電源接點或接地接點中的其中一 個。
5. 如權利要求3所述的電子封裝，其特征在于，所述的第一、第二、或 第三共用電極條層作為電源接墊或接地接墊中的其中一個。
6. 如權利要求3所述的電子封裝，其特征在于，所述的第二共用電極條 層位于所述的第一共用電極條層與所述的第三共用電極條層之間。
7. 如權利要求3所述的電子封裝，其特征在于，所述的電子封裝更包括 至少一導線延伸于所述的晶片與所述的第一共用電極條層之間、至少一導線 延伸于所述的晶片與所述的第二共用電極條層之間、及至少一導線延伸于所 述的晶片與所述的第三共用電極條層之間。
8. 如權利要求1所述的電子封裝，其特征在于，所述的電子封裝包括復 數第一共用電極條層，圍繞所述的晶片接墊而大體排列成一環形。
9. 一種電子封裝，其特征在于，所述的電子封裝包括-一晶片接墊；一晶片，貼附于所述的晶片接墊上；復數引線，圍繞所述的晶片接墊且與其相隔，而在兩者之間定義出一環 形間隙；至少一第一共用電極條層，位于所述的環形間隙內且大體與所述的晶片 接墊共平面，其中所述的這些引線中至少二個延伸至所述的第一共用電極條 層；以及一成型材料，局部包埋所述的晶片接墊及所述的第一共用電極條層，使 所述的晶片接墊及所述的第一共用電極條層的下表面外露。
10. 如權利要求9所述的電子封裝，其特征在于，所述的電子封裝更包括 一第二共用電極條層，位于所述的第一共用電極條層及所述的這些引線之間 的所述的環形間隙內，且大體與所述的晶片接墊共平面，其中所述的這些引 線中至少二個延伸至所述的第二共用電極條層。
11. 如權利要求IO所述的電子封裝，其特征在于，所述的電子封裝更包 括一第三共用電極條層，位于所述的第一共用電極條層及所述的這些引線之 間的所述的環形間隙內，且大體與所述的晶片接墊共平面，其中所述的這些 引線中至少二個延伸至所述的第三共用電極條層。
12. 如權利要求11所述的電子封裝，其特征在于，延伸至所述的第一、 第二、或第三共用電極條層的所述的這些引線作為電源接點或接地接點中的 其中二個。
13. 如權利要求11所述的電子封裝，其特征在于，所述的第一、第二、 或第三共用電極條層作為電源接墊或接地接墊中的其中一個。
14. 如權利要求11所述的電子封裝，其特征在于，所述的第二共用電極 條層位于所述的第一共用電極條層與所述的第三共用電極條層之間。
15. 如權利要求11所述的電子封裝，其特征在于，所述的電子封裝更包 括至少一導線延伸于所述的晶片與所述的第一共用電極條層之間、至少一導 線延伸于所述的晶片與所述的第二共用電極條層之間、及至少一導線延伸于 所述的晶片與所述的第三共用電極條層之間。
16. 如權利要求11所述的電子封裝，其特征在于，分別延伸至所述的第 一、所述的第二、及所述的第三共用電極條層的所述的這些引線連接至所對 應的所述的第一、所述的第二、及所述的第三共用電極條層的端點。
17. 如權利要求9所述的電子封裝，其特征在于，所述的電子封裝包括復 數第一共用電極條層，圍繞所述的晶片接墊而大體排列成一環形。
18. —種電子裝置，其特征在于，所述的電子裝置包括 一種電子封裝，包括一晶片接墊；一晶片，貼附于所述的晶片接墊上；復數引線，圍繞所述的晶片接墊且與其相隔，而在兩者之間定義出一環 形間隙；至少一共用電極條層，位于所述的環形間隙內且大體與所述的晶片接墊 共平面，其中所述的這些引線中至少二個延伸至所述的共用電極條層；以及一成型材料，局部包埋所述的晶片接墊及所述的共用電極條層，使所述 的晶片接墊及所述的共用電極條層的下表面外露；以及一電路板，接合至所述的電子封裝。
19. 如權利要求18所述的電子裝置，其特征在于，所述的電路板包括至 少一電源接墊或接地接墊且貼附于所述的共用電極條層。
20. 如權利要求18所述的電子裝置，其特征在于，所述的電子裝置更包 括至少二導線延伸于所述的晶片與所述的共用電極條層之間。
21. 如權利要求18所述的電子裝置，其特征在于，所述的電子封裝包括 復數共用電極條層，圍繞所述的晶片接墊而大體排列成一環形。
全文摘要
本發明揭示一種電子封裝及電子裝置，所述的電子封裝包括一晶片接墊、一晶片、復數引線、至少一共用電極條層、及一成型材料。晶片貼附于晶片接墊上。引線圍繞晶片接墊且與其相隔，而在兩者之間定義出一環形間隙。共用電極條層位于環形間隙內且大體與晶片接墊共平面，其中引線中至少一個延伸至共用電極條層。成型材料局部包埋晶片接墊及共用電極條層，使晶片接墊及共用電極條層的下表面外露。本發明可降低通路的電感及電阻值，獲得較佳的電源完整性，改善核心電源的壓降(IR drop)問題，有助于高速操作及提高裝置效能。
文檔編號H01L23/495GK101350318SQ200810133969
公開日2009年1月21日 申請日期2008年7月18日 優先權日2007年7月18日
發明者李錦智, 陳南璋, 陳南誠 申請人:聯發科技股份有限公司