專利名稱：半導體芯片及安裝了多個半導體芯片的半導體裝置的制作方法
技術領域：
本發明涉及防止多個半導體芯片之間的靜電破壞的半導體芯片，以 及安裝了防止多個半導體芯片之間的靜電破壞的半導體芯片和其他半導 體芯片的半導體裝置。
背景技術：
近年來，將多個半導體芯片安裝成一個封裝的多芯片封裝(Multi Chip Package:以下有時稱為MCP)技術正在普及。并且，為了保護被MCP化的多個半導體芯片不受它們之間的靜電放 電(Electrostatic Discharge:以下有時也稱為ESD)的影響，提出了通過 保護電路將一個半導體芯片的接地總線與其他半導體芯片的接地總線電 連接的技術(參照專利文獻l的圖2和圖7)。專利文獻1日本特開2003 — 124331號公報但是，根據專利文獻1所述的技術，僅僅為了進行被MCP化的多個 半導體芯片之間的ESD保護，就需要對半導體芯片設置電極焊盤和保護 電路。因此，在具有所述電極焊盤和保護電路的半導體芯片不需MCP化而 被單體使用時，所述焊盤和保護電路成為不必要的結構，產生芯片面積 的浪費。艮P，具體地講，在某個半導體芯片的開發階段有時并不知曉該半導 體芯片將來是否被MCP化。并且，也存在有時假設某個半導體芯片將來 會被單獨使用和被MCP化使用這兩種情況。在這些情況下，優選裝配用 于進行被MCP化的多個半導體芯片之間的ESD保護的結構，以防備被 MCP化使用的情況。但是，根據專利文獻1中所記載的技術，在該半導 體芯片被單體使用時，所述焊盤和保護電路成為不必要的結構，產生芯
片面積的浪費。 發明內容本發明的目的在于，提供一種半導體芯片和安裝了多個半導體芯片 的半導體裝置，在半導體芯片被MCP化時，不會增大芯片面積即可實現與其他半導體芯片之間的ESD保護，即使在半導體芯片不被MCP化的 情況下，也不會產生芯片面積的浪費。為了達到上述目的，本發明的半導體芯片的特征在于，其具有內部 電路，在不能設置用于發送和接收內部電路動作所需的電信號的電極焊 盤的區域，具有與半導體芯片的接地總線電連接的第1電極焊盤。此外，為了達到上述目的，本發明的半導體裝置的特征在于，第2 半導體芯片與具有內部電路的第1半導體芯片被安裝在一個安裝基板上， 第1半導體芯片在不能設置用于發送和接收內部電路動作所需的電信號 的電極焊盤的區域，具有與第1半導體芯片的接地總線電連接的第1電 極焊盤，第l電極焊盤與第2半導體芯片的接地總線電連接。根據本發明，可以實現一種半導體芯片和安裝了多個半導體芯片的 半導體裝置，在半導體芯片被MCP化時，不需增大芯片面積即可實現與 其他半導體芯片之間的ESD保護，即使在半導體芯片不被MCP化的情 況下，也不會產生芯片面積的浪費。
圖1是表示第1實施方式的半導體裝置的簡要結構的立體圖。圖2是表示第1實施方式的半導體裝置的特征部分的電連接關系的圖。圖3是表示第1實施方式的半導體裝置的特征部分的結構的俯視圖。 圖4是說明第1實施方式的半導體裝置的表面上的區域的俯視圖。 圖5是說明第1實施方式的半導體裝置可以使用的ESD保護電路的 具體結構示例的圖。圖6是表示第2實施方式的半導體裝置的特征部分的電連接關系的圖。圖7是表示第2實施方式的半導體裝置的特征部分的結構的俯視圖。 圖8是說明第2實施方式的半導體裝置可以使用的ESD保護電路的 具體結構示例的圖。
具體實施方式
本發明實施方式的半導體裝置是將多個半導體芯片MCP化的裝置， 在以往不設置電極焊盤的區域即半導體芯片的外周角部區域，設置與該 半導體芯片的接地總線電連接的電極焊盤。以下，參照附圖具體說明本發明的實施方式。 (第1實施方式)本發明的第1實施方式在半導體芯片的外周角部區域設置電極焊 盤，在半導體芯片的角部區域設置靜電放電(ESD)保護電路。該ESD 保護電路與電極焊盤和該半導體芯片的接地總線之間電連接。 使用圖1 圖5說明本發明的第1實施方式的半導體裝置。 圖1是表示第1實施方式的半導體裝置的簡要結構的立體圖。圖2 是表示第1實施方式的半導體裝置的特征部分的電連接關系的圖。圖3 是表示第1實施方式的半導體裝置的特征部分的結構的俯視圖。圖4是 說明第1實施方式的半導體裝置的表面上的區域的俯視圖。圖5是說明 第1實施方式的半導體裝置可以使用的ESD保護電路的具體結構示例的 圖。首先，使用圖1說明本發明的第1實施方式的半導體裝置的簡要結構。半導體裝置100是在一個安裝基板80上安裝了第1半導體芯片1和 第2半導體芯片2的半導體裝置，是所謂的多芯片封裝體(MCP)。另外， 在本說明書中，有時也表述為第1半導體芯片1和第2半導體芯片2被 MCP化。第1半導體芯片1的與安裝基板80相反側的表面5，在外周具有第 l邊6和第2邊7。并且，在表面5上沿著包括第1邊6和第2邊7的外 周形成有第1電極焊盤10、第2電極焊盤11和其他多個電極焊盤12。 艮P，第1電極焊盤10通過相鄰形成的靜電放電(ESD)保護電路20和 第2電極焊盤11，與第1半導體芯片1的接地總線(輸入輸出用接地總 線36)電連接。第2電極焊盤11通過接地電壓供給線41與安裝基板80 上的電極51連接，從電極51提供接地(VSS)電壓。另一方面，通過針對第2半導體芯片2的接地電壓供給線42，第1 電極焊盤10還與第2半導體芯片2的接地總線17電連接。即，第1電 極焊盤10首先通過接合線40與安裝基板80上的電極50連接。電極50 通過安裝基板80上的印刷布線60與電極52連接，電極52通過接地電 壓供給線42與第2半導體芯片2的電極焊盤15連接。電極焊盤15是沿 著第2半導體芯片2的與安裝基板80相反側的表面8的外周形成的多個 電極焊盤中的一個，與第2半導體芯片2中的接地總線17電連接。下面，使用圖2說明本發明的第1實施方式的半導體裝置的特征部 分的電連接關系。第1實施方式的半導體裝置的第1電極焊盤10從電氣上講，設于第 1半導體芯片1的接地總線36與第2半導體芯片2的接地總線17之間。具體地講，設于第1半導體芯片1的第1電極焊盤10的一端通過 ESD保護電路20與接地總線36電連接，另一端通過第1電極焊盤10、 接合線40、電極50和針對第2半導體芯片2的接地電壓供給線42，與 第2半導體芯片2的接地總線17電連接。這樣，第1半導體芯片1的接地總線36與第2半導體芯片2的接地 總線17被電連接，所以能夠防止由第1半導體芯片1與第2半導體芯片 2之間的靜電放電而引起的元件破壞。并且，在第1半導體芯片1的接地 總線36與第2半導體芯片2的接地總線17之間設置ESD保護電路20， 所以即使一方的半導體芯片產生噪聲時，也能夠把對另一方半導體芯片 的影響抑制到最小。下面，使用圖3和圖4說明第1實施方式的半導體裝置的特征部分 的結構。圖3是放大表示第1半導體芯片1的第1電極焊盤10附近的俯視圖。 第i半導體芯片1的表面5在外周具有第1邊6和與第1邊6正交 的第2邊7。
并且，在第1半導體芯片1上，多對電源總線和接地總線與第1邊 6或第2邊7平行地延伸設置，并包圍內部電路28。具體地講，首先， 在內部電路28的外側形成有由內部用電源總線30和內部用接地總線32 構成的一對總線。此外，在內部用接地總線32的外側形成有由輸入輸出 用電源總線34和輸入輸出用接地總線36構成的一對總線。因此，在第l 半導體芯片1上形成有兩對電源總線和接地總線，其中，輸入輸出用電 源總線34和輸入輸出用接地總線36是位于最外周的一對電源總線和接 地總線。另外，電源總線也稱為VDD總線，接地總線也稱為VSS總線 或GND總線。并且，內部電路28是形成于表面5的大致中央部的電子 電路，并且是在形成于第1半導體芯片1的多個電子電路中、除包含于 在表面5的周邊區域形成的多個單元(cell)(電源線單元、接地線單元 或I/O (輸入輸出)單元37、電源線單元或接地線單元38、和接地線單 元39)中的電子電路之外的電子電路。
在第1半導體芯片1的表面5上的第1邊6和第2邊7正交的角部 附近的區域，形成有第1電極焊盤10和第1靜電放電(ESD)保護電路 20。并且，沿著角部之外的外周形成有第2電極焊盤11和多個電極焊盤 12。
在此，參照圖4具體說明配置有第1電極焊盤IO、第1ESD保護電 路20、第2電極焊盤11和多個電極焊盤12的區域。 首先，圖4 (a)表示角部區域60。
角部區域60是在表面5上、被與第1邊6平行并且隔開第1距離 dl的第1平行線71、和與第2邊7平行并且隔開第2距離d2的第2平 行線72包圍的區域。
第1距離dl是最外周的一對電源總線和接地總線中位于內側的總線 與第1邊6平行的部分距第1邊6的距離。即，在第1實施方式中，位 于最外周的一對電源總線和接地總線是輸入輸出用電源總線34和輸入輸 出用接地總線36，其中，位于內側的總線是輸入輸出用電源總線34。因 此，輸入輸出用電源總線34中與第1邊6平行的部分距第1邊6的距離 是第l距離dl。并且，第2距離d2是最外周的一對電源總線和接地總線中位于內側 的總線與第2邊7平行的部分距第2邊7的距離。即，在第l實施方式 中，位于最外周的一對電源總線和接地總線是輸入輸出用電源總線34和 輸入輸出用接地總線36，其中，位于內側的總線是輸入輸出用電源總線 34。因此，輸入輸出用電源總線34中與第2邊7平行的部分距第2邊7 的距離是第2距離d2。并且，角部區域60通常是不形成電路元件的空閑區域，是所謂的死 區(dead space)。下面，圖4 (b)表示外周區域62。外周區域62是在表面5上、最外周的一對電源總線和接地總線中位 于外側的總線與第1邊6及第2邊7之間的區域。即，在第l實施方式 中，位于最外周的一對電源總線和接地總線是輸入輸出用電源總線34和 輸入輸出用接地總線36，其中，位于外側的總線是輸入輸出用接地總線 36。因此，輸入輸出用接地總線36與第1邊6及第2邊7之間的表面5 上的區域是外周區域62。下面，圖4 (c)表示外周角部區域64和外周非角部區域66。 外周角部區域64是外周區域62中包含于角部區域60中的區域。 外周非角部區域66是外周區域62中除外周角部區域64之外的區 域。外周非角部區域66也可以說是外周區域62中未包含于角部區域60 中的區域。并且，外周非角部區域66是能夠形成用于發送和接收內部電路28 動作所需的電信號的電極焊盤的區域。另一方面，外周角部區域64是不 能形成用于發送和接收內部電路28動作所需的電信號的電極焊盤的區 域。因此，外周角部區域64是所謂的死區。在此，具體說明外周角部區域64是死區的原因。首先，在區域A中，可以配置能夠與所有總線30、 32、 34和36連 接的電源線單元、接地線單元或！/O (輸入輸出)單元37。因此，在外周
非角部區域66中的區域A中可以配置能夠與所有總線30、 32、 34和36電連接的電極焊盤。并且，在區域B中，可以配置能夠與總線34和36連接的電源線單 元或接地線單元38。因此，在外周非角部區域66中的區域B中可以配 置能夠與總線34和36電連接的電極焊盤。并且，在區域C中，可以配置只能與總線36連接的接地線單元39。 因此，在外周非角部區域66中的區域C中可以配置只能與總線36電連 接的電極焊盤。但是，在區域D中，不能配置能夠與總線30、 32、 34和36中的任 一方連接的電源線單元、接地線單元或I/0 (輸入輸出)單元。因此，在 外周區域62中的區域D中不能形成用于發送和接收內部電路28動作所 需的電信號的電極焊盤。按照以上所述劃定的區域是角部區域60、外周區域62、外周角部區 域64和外周非角部區域66。在此，返回圖3，說明第1電極焊盤10、第1ESD保護電路20、第 2電極焊盤11和多個電極焊盤12的配置位置。第1電極焊盤IO配置在圖4 (c)中的外周角部區域64。外周角部 區域64如上所述是以往不配置電極焊盤的區域，但在這種區域中配置第 1電極焊盤10是本發明的最大特征。因此，即使追加第1電極焊盤10也 不會增大芯片面積。并且，可以在外周角部區域64中配置第1電極焯盤 10的理由如下，第1電極焊盤10不是用于發送和接收內部電路28動作 所需的電信號的電極焊盤，而是僅用于將第1半導體芯片1的接地總線 (輸入輸出用接地總線36)與第2半導體芯片2的接地總線17電連接的 電極焊盤。在第1實施方式中，第1電極焊盤10靠近外周角部區域64中的最 邊角部配置，并且處于沿著第1邊6配置的多個電極焊盤12的直線上， 而且配置在還處于沿著第2邊7配置的多個電極焊盤12的直線上的位置。第1 ESD保護電路20配置在角部區域60。第1電極焊盤10不能配 置在角部區域60中的外周角部區域64之外的區域，對此，第l ESD保
護電路20可以配置在角部區域60中的任何位置。這是因為電極焊盤形 成于與布線層相同的層上，而構成第1ESD保護電路20的二極管、晶體 管等電路元件形成于半導體基板表面。第1ESD保護電路20的一端與第 1電極焊盤10電連接，另一端與第2電極焊盤11電連接。在第1實施方式中，第1 ESD保護電路20配置在第1電極焊盤10 和第2電極焊盤之間并與它們相鄰。通過這樣配置，能夠以最短路徑實 現多個半導體芯片之間的ESD保護。并且，第l ESD保護電路20配置 在沿著第2邊7配置的多個電極焊盤12的直線上的位置。第2電極焊盤11和多個電極焊盤12配置在外周非角部區域66， 二 者均是用于發送和接收內部電路28動作所需的電信號的電極焊盤。第2 電極焊盤11與輸入輸出用接地總線36和接地電壓供給線41電連接，是 用于向輸入輸出用接地總線36提供接地電壓的所謂GND (VSS)焊盤。 另外，第2電極焊盤11通過第1ESD保護電路20與第1電極焊盤10電 連接。在第1實施方式中，第2電極焊盤11配置在由第2電極焊盤11和 多個電極焊盤12構成的多個電極焊盤中最接近第1 ESD保護電路20的 位置處。通過這樣配置，能夠以最短路徑實現多個半導體芯片之間的ESD 保護。并且，第2電極焊盤11和多個電極焊盤12沿著第1邊6或第2 邊7直線配置。以上分別說明了第1電極焊盤10、第1 ESD保護電路20、第2電極 焊盤11和多個電極焊盤12的配置位置，但關于第1電極焊盤10的配置 位置可以按照以下所述設定。艮口，第1電極焊盤10可以設定為形成于外周區域62中的兩個電極 焊盤之間的區域，其中， 一個電極焊盤是沿著第1邊6形成的多個電極 焊盤(多個電極焊盤12)中被配置在最接近所述第2邊的位置處的電極 焊盤，另一個電極焊盤是沿著第2邊7形成的多個電極焊盤(第2電極 焊盤11和多個電極焊盤12)中被配置在最接近所述第1邊的位置處的電 極焊盤(電極焊盤ll)。并且，在第1實施方式中，第1電極焊盤10、第1 ESD保護電路20、
第2電極焊盤11沿著第2邊7連續配置。這種配置方式從半導體芯片之 間的ESD保護和芯片的面積利用效率方面考慮是最優選的方式。另外， 同樣也可以沿著第1邊6連續配置第1電極焊盤IO、第1ESD保護電路 20以及第2電極焊盤11。下面，使用圖5說明第1實施方式的半導體裝置可以使用的ESD保 護電路20的具體結構示例。作為ESD保護電路20，適合使用將PN接合二極管202和PN接合 二極管204反向并聯連接的雙向二極管。具體地講，PN接合二極管202 的陽極通過第2電極焊盤11與第1半導體芯片1的接地總線(輸入輸出 用接地總線36)電連接，陰極通過第1電極焊盤10與第2半導體芯片2 的接地總線17電連接。并且，PN接合二極管204的陽極通過第1電極 焊盤10與第2半導體芯片2的接地總線17電連接，陰極通過第2電極 焊盤11與第1半導體芯片1的接地總線(輸入輸出用接地總線36)電連 接。此外，作為ESD保護電路20，也可以使用將兩個n型MOS晶體管 并聯連接的雙向晶體管。該情況時，將兩個n型MOS晶體管并聯連接， 其中一個n型MOS晶體管的源極和柵極通過第2電極焊盤11與第1半 導體芯片l的接地總線(輸入輸出用接地總線36)電連接，漏極通過第 1電極焊盤10與第2半導體芯片2的接地總線17電連接，另一個n型 MOS晶體管的源極和柵極通過第1電極焊盤10與第2半導體芯片2的 接地總線17電連接，漏極通過第2電極焊盤11與第1半導體芯片1的 接地總線(輸入輸出用接地總線36)電連接。下面，說明第1實施方式的半導體裝置100的動作。 在向第1半導體芯片1的多個電極焊盤中的任一個與第2半導體芯 片2的多個電極焊盤中的任一個之間施加了靜電電涌(surge)時，即產 生了靜電放電時，靜電電涌電流通過第1電極焊盤IO到達對方芯片并消 失。并且，即使第1半導體芯片1或第2半導體芯片2產生噪聲，且在 產生了噪聲的半導體芯片的接地總線發生意外的電壓變動時，由于第1ESD保護電路20介于中間，所以能夠將對另一方半導體芯片的不良影響 抑制到最小限度。根據以上說明的第1實施方式的半導體裝置可以獲得以下效果。第一，在外周角部區域64配置與第1半導體芯片1的接地總線(輸 入輸出用接地總線36)電連接的第1電極焊盤10，所以不需增加芯片面 積即可實現被MCP化的多個半導體芯片之間的ESD保護。即，外周角 部區域64是不能設置用于發送和接收內部電路28動作所需的電信號的 電極焊盤的區域，所以不需要確保新的區域。并且，如果設置與第1半 導體芯片1的接地總線36電連接的第1電極焊盤10，則可以根據需要與 被MCP化的其他半導體芯片的接地總線連接，可以實現多個半導體芯片 之間的ESD保護。另外，外周角部區域64本來就是不使用的區域，所 以即使第1半導體芯片1不被MCP化時，也不會產生芯片面積的浪費。第二，在角部區域60配置與第1電極焊盤10和第2電極焊盤11之 間電連接的第1 ESD保護電路20，所以不需增加芯片面積即可實現被 MCP化的多個半導體芯片之間的ESD保護，并且將一個半導體芯片中產 生的噪聲對其他半導體芯片的不良影響抑制到最小限度。即，由于角部 區域44是通常不形成電路元件的空閑區域，所以不需要確保用于配置 ESD保護電路的新區域。并且，不將多個半導體芯片的接地總線彼此直 接連接，而是在多個半導體芯片的接地總線之間設置ESD保護電路，所 以即使一個半導體芯片的接地總線產生噪聲導致的意外電壓變動時，也 能夠將它對其他半導體芯片的不良影響抑制到最小限度。 (第2實施方式)下面，說明本發明的第2實施方式。本發明的第2實施方式在半導體芯片的角部區域追加了第2 ESD保 護電路。第2 ESD保護電路與電極焊盤和該半導體芯片的電源總線之間 電連接。使用圖6 圖8說明本發明的第2實施方式的半導體裝置。 圖6是表示第2實施方式的半導體裝置的特征部分的電連接關系的 圖。圖7是表示第2實施方式的半導體裝置的特征部分的結構的俯視圖。 圖8是說明第2實施方式的半導體裝置可以使用的ESD保護電路的具體 結構示例的圖。第2實施方式的半導體裝置的簡要結構與圖1所示的第1實施方式 的半導體裝置的簡要結構相同，此外對與第1實施方式相同的結構賦予相同符號，并省略其說明。首先，使用圖6說明本發明的第2實施方式的半導體裝置的特征部 分的電連接關系。在第2實施方式中，對第1半導體芯片1追加了第2 ESD保護電路22。第2ESD保護電路22的一端與第1半導體芯片1的輸入輸出用電源 總線34電連接，另一端通過第1電極焊盤10、接合線40、電極50和針 對第2半導體芯片2的接地電壓供給線42，與第2半導體芯片2的接地 總線17電連接。即，與第2ESD保護電路的一端連接的電源總線必須是 與通過接地電壓供給線42被提供接地電壓的接地總線(輸入輸出用接地 總線36)成對的電源總線。通過將第2 ESD保護電路22與這種電源總 線連接，第1 ESD保護電路20和第2ESD保護電路22被設置在一對電 源總線(輸入輸出用電源總線34和輸入輸出用接地總線36)之間。這樣，由于在第1 ESD保護電路20的基礎上追加第2 ESD保護電 路22，所以能夠更可靠地防止因第1半導體芯片1和第2半導體芯片2 之間的靜電放電造成的元件破壞。下面，使用圖7和圖4說明第2實施方式的半導體裝置的特征部分 的結構。圖7是放大表示第1半導體芯片1的第1電極焊盤10附近的俯視圖。 在第2實施方式的半導體裝置中，其特征是在圖4所示的角部區域 60設置第2 ESD保護電路22。第1電極焊盤10不能配置在角部區域60中的外周角部區域64以外 的區域，而第2 ESD保護電路22可以配置在角部區域60的任何位置。 這是因為電極焊盤形成于與布線層相同的層，而構成第2 ESD保護電路 22的二極管、晶體管等電路元件形成于半導體基板表面。第2ESD保護
電路22的一端與第1電極焊盤10電連接，另一端與輸入輸出用電源總 線34電連接。在第2實施方式中，第2ESD保護電路22與第1電極焊盤10相鄰 形成。通過這樣配置，能夠以最短路徑實現多個半導體芯片之間的ESD 保護。并且，第2ESD保護電路22形成于沿著第l邊6配置的多個電極 焊盤12的直線上。另外，在第2實施方式中，第2ESD保護電路22也 形成于角部區域60中未包含于外周角部區域64中的區域，但也可以形 成為處于外周角部區域64中。下面，使用圖8說明第2實施方式的半導體裝置可以使用的ESD保 護電路22的具體結構示例。作為ESD保護電路22，適合使用陽極通過第1電極焊盤10與第2 半導體芯片2的接地總線17電連接、陰極與輸入輸出用電源總線34電 連接的PN接合二極管222。此外，作為ESD保護電路22，也可以使用源極和柵極通過第1電極 焊盤10與第2半導體芯片2的接地總線17電連接、漏極與輸入輸出用 電源總線34電連接的n型MOS晶體管。下面，說明第2實施方式的半導體裝置100的動作。在向第1半導體芯片1的多個電極焊盤中的任一個與第2半導體芯 片2的多個電極焊盤中的任一個之間施加了靜電電涌時，即產生了靜電 放電時，靜電電涌電流在經由第1 ESD保護電路20和第1電極焊盤10 的路徑、以及經由第2 ESD保護電路22和第1電極焊盤10的路徑這兩 個路徑中傳輸，而且到達對方芯片并消失。根據以上說明的第2實施方式的半導體裝置，除可以獲得與第1實 施方式的半導體裝置的效果相同的效果外，還可以獲得以下效果。第一，在角部區域60配置與第1電極焊盤10和輸入輸出用電源總 線34之間電連接的第2 ESD保護電路22，所以不需增加芯片面積即可 更加可靠地實現被MCP化的多個半導體芯片之間的ESD保護。S卩，由 于角部區域44是通常不形成電路元件的空閑區域，所以不需要確保用于 配置ESD保護電路的新區域。并且，在向第l半導體芯片l的多個電極焊盤中的任一個與第2半導體芯片2的多個電極焊盤中的任一個之間施 加了靜電電涌時，靜電電涌電流在經由第1ESD保護電路20和第1電極 焊盤10的路徑、以及經由第2 ESD保護電路22和第1電極焊盤10的路 徑這兩個路徑中傳輸，而且到達對方芯片并消失，所以能夠實現更加可 靠的ESD保護。第二，第1 ESD保護電路20和第2 ESD保護電路22設置在一對電 源總線(輸入輸出用電源總線34和輸入輸出用接地總線36)之間，所以 第1 ESD保護電路20和第2 ESD保護電路22也發揮第1半導體芯片1 的輸入輸出用電源總線34和輸入輸出用接地總線36之間的保護電路的 作用。即，無論第1半導體芯片1不被MCP化而單獨使用時，還是被 MCP化而與其他半導體芯片一起使用時，第1 ESD保護電路20和第2 ESD保護電路22都發揮作用。因此，可以避免盡管設置了 ESD保護電 路，但由于未被MCP化而不能發揮保護作用的浪費情況。以上說明了本發明的實施方式，但本發明不限于上述實施方式，可 以根據本發明的宗旨進行各種變形。
權利要求
1. 一種具有內部電路的半導體芯片，其特征在于，在不能設置用于發送和接收所述內部電路動作所需的電信號的電極焊盤的區域，該半導體芯片具有與所述半導體芯片的接地總線電連接的第1電極焊盤。
2. —種半導體芯片，其特征在于，該半導體芯片具有 內部電路；具有第1邊和與所述第1邊正交的第2邊的表面；與所述第1邊或所述第2邊平行地在所述表面上延伸的最外周的一 對電源總線和接地總線；多個電極焊盤，其沿著所述第1邊和所述第2邊形成于外周區域中， 用于發送和接收所述內部電路動作所需的電信號，其中，該外周區域是 在所述一對電源總線和接地總線中的位于外側的總線與所述第1邊和所 述第2邊之間的所述表面上的區域；以及第1電極焊盤，其形成于所述外周區域中兩個電極焊盤之間的區域 中，并與所述接地總線電連接，其中，該兩個電極焊盤是沿著所述第1 邊形成的所述多個電極焊盤中、被配置在最接近所述第2邊的位置處的 電極焊盤、和沿著所述第2邊形成的所述多個電極焊盤中、被配置在最 接近所述第1邊的位置處的電極焊盤。
3. 根據權利要求1或2所述的半導體芯片，其特征在于，所述第l 電極焊盤用于與所述半導體芯片之外的其他半導體芯片的接地總線電連 接。
4. 一種半導體芯片，其特征在于，該半導體芯片具有 具有第1邊和與所述第1邊正交的第2邊的表面；與所述第1邊或所述第2邊平行地在所述表面上延伸的最外周的一 對電源總線和接地總線；以及第1電極焊盤，其形成于作為所述表面上的區域的外周角部區域， 并與所述接地總線電連接， 所述外周角部區域是外周區域中包含于作為所述表面上的區域的角 部區域中的區域，其中，該外周區域是在所述一對電源總線和接地總線中的位于外側的總線、與所述第1邊及所述第2邊之間的所述表面上的 區域，該角部區域是被與所述第1邊平行且隔開第1距離的第1平行線、 和與所述第2邊平行且隔開第2距離的第2平行線包圍的區域，所述第1距離是所述一對電源總線和接地總線中的位于內側的總線 與所述第1邊平行的部分距所述第1邊的距離，所述第2距離是所述位于內側的總線與所述第2邊平行的部分距所 述第2邊的距離。
5. 根據權利要求4所述的半導體芯片，其特征在于，在所述角部區 域具有被電連接在所述第1電極焊盤和所述接地總線之間的第1靜電放 電保護電路。
6. 根據權利要求5所述的半導體芯片，其特征在于，在所述外周區 域中除所述外周角部區域之外的區域即外周非角部區域，該半導體芯片 具有與所述第1靜電放電保護電路和所述接地總線電連接的第2電極焊
7. 根據權利要求6所述的半導體芯片，其特征在于，在所述外周非 角部區域形成有包括所述第2電極焊盤在內的多個電極焊盤，所述第2 電極焊盤在所述多個電極焊盤中被配置在最接近所述第1靜電放電保護 電路的位置處。
8. 根據權利要求7所述的半導體芯片，其特征在于，所述第l電極 焊盤、所述第1靜電放電保護電路和所述第2電極焊盤，沿著所述第1 邊或所述第2邊連續配置。
9. 根據權利要求5所述的半導體芯片，其特征在于，在所述角部區 域具有被電連接在所述第1電極焊盤和所述電源總線之間的第2靜電放 電保護電路。
10. —種半導體裝置，在一個安裝基板上安裝著第2半導體芯片和 具有內部電路的第1半導體芯片，其特征在于，所述第1半導體芯片在不能設置用于發送和接收所述內部電路動作 所需的電信號的電極焊盤的區域，具有與所述第1半導體芯片的接地總 線電連接的第1電極焊盤，所述第1電極焊盤與所述第2半導體芯片的接地總線電連接。
11. 一種半導體裝置，在一個安裝基板上安裝著第1半導體芯片和第 2半導體芯片，所述第1半導體芯片的表面具有第1邊和與所述第1邊正 交的第2邊，其特征在于，所述第1半導體芯片具有-與所述第1邊或所述第2邊平行地在所述表面上延伸的最外周的一 對電源總線和接地總線；和第1電極焊盤，其形成于作為所述表面上的區域的外周角部區域， 并與所述接地總線電連接，所述外周角部區域是外周區域中包含于作為所述表面上的區域的角 部區域中的區域，其中，該外周區域是在所述一對電源總線和接地總線 中的位于外側的總線、與所述第1邊及所述第2邊之間的所述表面上的 區域，該角部區域是被與所述第1邊平行且隔開第1距離的第1平行線、 和與所述第2邊平行且隔開第2距離的第2平行線包圍的區域，所述第1距離是所述一對電源總線和接地總線中的位于內側的總線 與所述第1邊平行的部分距所述第1邊的距離，所述第2距離是所述位于內側的總線與所述第2邊平行的部分距所 述第2邊的距離，所述第1電極焊盤與所述第2半導體芯片的接地總線電連接。
12. 根據權利要求11所述的半導體裝置，其特征在于，在所述角部 區域具有被電連接在所述第1電極焊盤和所述接地總線之間的第1靜電 放電保護電路。
13. 根據權利要求12所述的半導體裝置，其特征在于，在所述外周 區域中除所述外周角部區域之外的區域即外周非角部區域，該半導體裝 置具有與所述第1靜電放電保護電路和所述接地總線電連接的第2電極 焊盤。
14. 根據權利要求13所述的半導體裝置，其特征在于，在所述外周 非角部區域形成有包括所述第2電極焊盤在內的多個電極焊盤，所述第2 電極焊盤在所述多個電極焊盤中被配置在最接近所述第1靜電放電保護 電路的位置處。
15. 根據權利要求14所述的半導體裝置，其特征在于，所述第l電 極焊盤、所述第1靜電放電保護電路和所述第2電極焊盤，沿著所述第1 邊或所述第2邊連續配置。
16. 根據權利要求12所述的半導體裝置，其特征在于，在所述角部 區域具有被電連接在所述第1電極焊盤和所述電源總線之間的第2靜電 放電保護電路。
全文摘要
提供一種半導體芯片和安裝了多個半導體芯片的半導體裝置，在半導體芯片被MCP化時，不需增大芯片面積即可實現與其他半導體芯片之間的ESD保護，即使在半導體芯片不被MCP化的情況下，也不會產生芯片面積的浪費。作為解決手段，具有內部電路(28)的半導體芯片(1)在不能設置用于發送和接收內部電路(28)動作所需的電信號的電極焊盤的區域，具有與半導體芯片(1)的接地總線(36)電連接的第1電極焊盤(10)。
文檔編號H01L25/00GK101399250SQ200810133960
公開日2009年4月1日 申請日期2008年7月18日 優先權日2007年9月26日
發明者加藤且宏 申請人:沖電氣工業株式會社