專利名稱：晶邊蝕刻設備及其相關的晶片平坦化方法
技術領域：
本發明涉及一種晶邊蝕刻設備及其相關的晶片平坦化方法，尤指 一種利 用晶邊蝕刻設備進行的晶片平坦化方法。
背景技術：
在半導體裝置的制作過程中，往往需要利用許多的多晶硅層、金屬內連 線層以及低介電材料層等材料來形成所需的半導體裝置或集成電路。然而一 般而言，晶片上所沉積的膜層往往具有厚度不均的問題或是表面水平高度不
一的問題，使集成電路的表面呈現高低起伏的陡峭形貌(severe topography ), 增加后續在進行圖案轉移(pattern transfer)工藝、化學才幾械拋光(chemical mechanical polishing, CMP )工藝或其他膜層沉積工藝時的困難。所以在進 入深亞微米的半導體工藝之后，半導體業者大多會使用平坦化效果優選的 CMP工藝來均勻地研磨半導體芯片上具有不規則表面的目標薄膜層(target thin film),使半導體芯片在經過CMP工藝后能夠具有平坦且規則的表面， 達到半導體芯片表面的全面平坦化，以確保后續工藝的成品率。
以已知工藝而言，這種膜層厚度不均的問題在晶邊(wafer bevel)附近 尤其明顯，且往往會導致晶邊附近的晶片特別厚。即使于沉積工藝之后可以 再進行CMP工藝，但由于晶邊處的厚膜會阻礙CMP工藝的研磨漿料分布并 且影響研磨墊接觸時的應力分布，而且已知CMP機臺本身也有其作用的限 制，因此這時的CMP工藝實際上無法有效控制晶片邊緣的形貌(edge topography),使得晶片邊緣仍舊會呈現出陡峭的側視輪廓(profile )。
請參照圖1,其繪示的是已知方法所形成的晶片的膜層厚度關系示意圖。 其中，示意圖的橫坐標表示的是晶片各部分至晶片圓心的距離，示意圖的縱 坐標表示晶片的膜層厚度，而圖1所示的晶片經過內層介電(inter-layer dielectric, ILD )層沉積工藝、CMP工藝與晶邊清洗(wafer bevel rinse, WBR) 后的膜厚狀況。如圖l所示，晶邊的膜厚與中央區域的膜厚可能會相差800 埃(angstrom)。較厚的晶邊不但會影響CMP工藝的作用，而且晶片邊緣附近容易產生許多邊緣缺陷(defect)。這些邊緣缺陷可能會影響后續工藝的進 行，使得后續所制作的裝置或結構也具有缺陷。舉例來說，對于接觸插塞的 形成工藝而言，當進行接觸窗的蝕刻工藝時，由于晶邊處的膜厚較深，因此 會導致晶邊處的接觸窗蝕刻不足，使得接觸插塞不會與下方元件電連接，而 形成開路(open)缺陷。另一方面，晶片邊緣附近的邊緣缺陷也可能會直接 影響后續的蝕刻工藝或其他沉積工藝，例如當晶邊處的膜厚越深時，蝕刻工 藝通常會產生越多不理想的結核(nodule)現象。
有鑒于此，已知膜層制作方法會導致產品晶片不易通過晶片可接受度測 試(wafer acceptance test, WAT)而降低產率(yield),仍待進一步改善。如 何制作出具有良好厚度與表面形貌的膜層仍是該領域所致力解決的一大課 題。
發明內容
因此本發明的主要目的之一在于提供一種晶邊蝕刻設備，以提升產品成 品率并避免蝕刻時產生標記辨識不清的問題。
根據本發明的一實施例，本發明提供一種晶邊蝕刻設備，其包含有晶片 防護掩模(wafer-protecting mask )，且晶片防護掩才莫覆蓋晶片的部分表面。 晶片上定義有中央區域與環繞該中央區域的晶邊區域。前述晶片防護掩模包 含有中央遮蔽區以及至少一晶邊遮蔽區。中央遮蔽區全面覆蓋晶片的中央區 域，而晶邊遮蔽區從中央遮蔽區的外緣向外延伸而出，覆蓋晶片的部分晶邊 區域，并且暴露出晶邊區域的其余部分。
根據本發明的另一優選實施例，本發明另提供一種平坦化晶片的方法。 首先，提供至少一晶片。晶片包含有基底與至少一位于該基底上的介電層， 且晶片上定義有中央區域與環繞該中央區域的晶邊區域。之后進行晶邊蝕刻 工藝，晶邊蝕刻工藝不蝕刻晶片的中央區域與部分晶邊區域，而蝕刻位于該 晶邊區域的其余部分的介電層。接著，再對晶片進行化學機械拋光工藝。
為了更近一步了解本發明的特征及技術內容，請參閱以下有關本發明的 詳細說明與附圖。然而附圖僅供參考與輔助說明用，并非用來對本發明加以 限制。
圖1繪示的是已知方法所形成的晶片的膜層厚度關系示意圖。
圖2、 3、 4、 5、 6、 7和8為本發明第一優選實施例平坦化晶片的方法 示意圖。
圖9與圖IO為本發明第二優選實施例平坦化晶片的方法示意圖。 圖11為本發明第三優選實施例晶邊蝕刻工藝的遮蔽狀況示意圖。 圖12繪示的是本發明第四優選實施例平坦化晶片IO的方法示意圖。 附圖標記說明
10晶片10a:上表面
10b:下表面12:基底
14介電層16:中央區域
18晶邊區域20:晶片標記
22激光編碼24:定位缺口
40晶邊蝕刻i殳備42:蝕刻反應室
44第一晶片防護掩模46:中央遮蔽區
48晶邊遮蔽區50:第一擋塊
50a:浮義載表面52:第一護環
54第一突出部60:第二擋塊
62第二護環64:第一電極
66第二電極68:蝕刻氣體提供管
70蝕刻氣體140晶邊蝕刻i殳備
144第二晶片防護掩模146中央遮蔽區
148晶邊遮蔽區150第一擋塊
152第一護環154:第二突出部
160第二擋塊162第二護環
202噴嘴204非蝕刻流體
240晶邊蝕刻i殳備244晶片防護掩才莫
具體實施例方式
請參閱圖2至圖8，圖2至圖8為本發明第一優選實施例平坦化晶片10 的方法示意圖，其中相同的元件或部位沿用相同的符號來表示。需注意的是 附圖僅以說明為目的，并未依照原尺寸作圖。首先參考圖2,其繪示的是晶片IO的底視示意圖。如圖2所示，提供至少一晶片10。晶片IO上定義有中 央區域16,以及環繞中央區域16、位于晶片IO的邊緣且寬約數毫米的晶邊 區域(bevel region) 18。以12英寸晶片為例，晶邊區域18的寬度約介于1 毫米至3毫米(mm)之間，例如為2毫米。晶片10包含有基底12，基底 12內可包含有至少一半導體元件(未顯示)，例如集成電路的部分元件，且 基底12的晶邊區域18中可設置有多個晶片標記20,例如晶片標記20可包 含有激光編碼(laser code) 22、定位缺口 24、定位記號(未顯示)、對準標 記(未顯示)或是任何待保護的元件。激光編碼22可供辨識裝置來辨識晶 片10,可包含晶片的批次編號以及晶片身份辨識號碼等訊息，其通常是以激 光方式燒結在晶片IO的表面，而定位缺口 24可用于各式半導體工藝中固定 晶片IO的坐標。
圖3繪示的是晶片10的剖視示意圖。如圖3所示，接著可利用沉積工 藝、鍍膜工藝或旋涂工藝等方式于基底12上形成至少一介電層14。根據晶 片IO的整體輪廓，晶片IO具有上表面(top surface) 10a與下表面(bottom surface) 10b。晶片10的半導體元件通常設置于晶片10的上表面10a鄰近 處，以定義出多個管芯，而晶片標記20可設置于晶片10的下表面10b,未 被介電層14所覆蓋。于此實施例中，介電層14為待研磨的材料層，而位于 晶邊區域18中的介電層14可能比位于中央區域16中的介電層14更厚。此 外，介電層14可為ILD層，直接覆蓋于晶片10的半導體元件上，然本發明 的晶邊蝕刻方法并未局限于用于蝕刻ILD層，而可應用于任何需進行晶邊蝕 刻的材料層，例如介電層14亦可為金屬層間介電(intermetal dielectric, IMD ) 層。
請一并參考圖4、圖5與圖6,圖4繪示的是進行晶邊蝕刻工藝的剖視 示意圖，圖5繪示的是圖4所示的晶邊蝕刻工藝的底視示意圖，而圖6繪示 的是圖5所示的晶邊蝕刻工藝的遮蔽狀況示意圖。如圖4所示，其后可以把 晶片10載入本發明所提供的晶邊蝕刻設備40,以進行晶邊蝕刻工藝。晶邊 蝕刻設備40包含有第一晶片防護掩模(wafer-protecting mask) 44,用以覆 蓋晶片10的部分下表面10b。第一晶片防護掩才莫44可包含有第一擋塊50、 第一護環52與至少一第一突出部54,設置于蝕刻反應室42內。于本實施例 中，第一擋塊50可以為承載基座(pedestal),用以載置晶片10,例如第一 擋塊50可為靜電吸盤(electrostatic chuck, E-chuck)，藉以吸附并固定晶片10。第一護環52可環繞于第一擋塊50周圍，且第一護環52的頂面水平高 度可以低于或等于第一擋塊50的承載表面50a的水平高度，使得第一護環 52可以適當地覆蓋晶片IO的部分下表面10b。第一突出部54可從第一護環 52的外緣向外延伸而出至晶片IO的圓周。第一護環52與第一突出部54可 為 一體成形的i殳計，且可合稱為下基環(bottom pedestal ring)。
請對照圖4、圖5與圖6，圖4的第一擋塊50與第一護環52可形成圖5 與圖6的第一晶片防護掩模44的中央遮蔽區46,而圖4的第一突出部54 即可形成圖5與圖6的第一晶片防護掩模44的晶邊遮蔽區48。如圖5與圖 6所示，第一晶片防護掩模44包含有中央遮蔽區46以及至少一晶邊遮蔽區 48。中央遮蔽區46可全面覆蓋晶片10的中央區域16,而晶邊遮蔽區48可 從中央遮蔽區46的外緣向外延伸而出至晶片IO的圓周，覆蓋部分的晶邊區 域18,并且暴露出位于待蝕刻的其余晶邊區域18。因此，晶邊蝕刻工藝不 會蝕刻到晶片10的中央區域16與部分晶邊區域18,而蝕刻位于晶邊區域 18的其余部分的介電層(未顯示)。舉例來說，第一晶片防護掩模44的晶邊 遮蔽區48可覆蓋晶片10晶邊區域18的激光編碼22。其中，中央遮蔽區46 的大小、形狀與位置可恰好對應至中央區域16而設置，優選地，中央遮蔽 區46的邊緣與中央區域16的邊緣相對距離小于等于0.25毫米，但不限于此。
另外，請再參閱圖4，晶邊蝕刻設備40更可包含有第二擋塊60、第二 護環62、第一電極64、第二電極66與蝕刻氣體提供管線68,設置于蝕刻反 應室42內。第二擋塊60可設置于第一擋塊50上方，且與第一擋塊50相距 一預定間距，用以覆蓋晶片10的部分上表面10a。第二護環62可環繞于第 二擋塊60周圍，且第二護環62的底面水平高度可以等于第二擋塊60的底 面水平高度，使得第二護環62可以適當地覆蓋晶片10的上表面10a。第二 擋塊60與第二護環62可全面覆蓋位于中央區域(未顯示)的晶片10上表面 10a。其中，前述第一擋塊50、第一護環52、第一突出部54、第二擋塊60 或第二護環62皆可包含有陶瓷材料，而其部分表面可再覆蓋有金屬膜，例 如氧化釔(Y20s),用以增加抗蝕刻效果。第一護環52與第二護環62以可拆 卸的方式設置于第一擋塊50與第二擋塊60的周圍。蝕刻氣體提供管線68 可提供蝕刻氣體70來蝕刻介電層14，而第一電才及64與第二電極66可以提 供電壓差以進行前述晶邊蝕刻工藝。
圖7繪示的是晶邊蝕刻工藝之后的晶片10剖4見示意圖。如圖7所示，本發明不但可以減少位于晶邊區域18的介電層14厚度，減少晶邊區域18 的邊緣缺陷，同時也可以保護晶片的特定區域。舉例來說，第一晶片防護掩 ^:莫44的晶邊遮蔽區48可覆蓋晶片10的激光編碼22，因此可以避免激光編 碼22受到蝕刻而無法辨識。需注意的是，經過晶邊蝕刻工藝之后，位于晶 邊區域18中的介電層14可以與位于中央區域16中的介電層14厚度相近， 可以比位于中央區域16中的介電層14更薄，也可以比位于中央區域16中 的介電層14更厚，而不需受到附圖所局限。此外，第一晶片防護掩模44的 晶邊遮蔽區48實際上不限于僅遮蔽晶片標記20,而可用于遮蔽晶片10的<壬 何不需接受工藝反應的部位。
接著如圖8所示，進行化學機械拋光(chemical mechanical polishing, CMP)工藝，在于晶片IO的上表面10a上加入研磨漿(slurry,未顯示)后， 依據產品要求的規格研磨上表面10a上的介電層14至一預定厚度。隨后可 利用去離子水(deionized water, DI water)作為清洗液(未顯示)，在晶片 IO的上表面10a上進行表面清洗(surface cleaning )工藝，以徹底去除位于 晶片IO上表面lOa上的介電層14的殘渣(flake)以及殘余的研磨漿。
由于本發明的晶邊蝕刻工藝可以有效削減晶邊區域18的介電層14厚 度，因此可以防止晶邊區域18的介電層14阻礙CMP工藝的研磨漿料分布， 并且避免晶邊區域18的介電層14影響研磨墊接觸時的應力分布，以提升 CMP工藝的平坦化效果。此外，因為本發明可削減晶邊區域18的介電層14 厚度，所以其后所進行的CMP工藝的可以使用更多研磨漿料且/或提供更大 的研磨下壓力，進而縮短CMP工藝的工藝時間。如此一來，本發明不^f旦可 以提升CMP工藝的平坦化效果、有效控制晶片邊緣的形貌(edge topography),且可減少晶邊區域18的邊纟彖缺陷，藉以4是升產品成品率并避 免蝕刻時產生標記辨識不清的問題。
前述實施例的第一晶片防護掩模44覆蓋晶片IO的部分下表面10b，但 不需局限于此。于其他實施例中，本發明的晶片防護掩;f莫亦可覆蓋晶片的部 分上表面。請參閱圖9與圖10,圖9與圖10為本發明第二優選實施例平坦 化晶片10的方法示意圖，其中相同的元件或部位沿用相同的符號來表示。 圖9繪示的是進行晶邊蝕刻工藝的剖視示意圖，而圖10繪示的是圖9所示 的晶邊蝕刻工藝的遮蔽狀況示意圖。如圖9與圖10所示，在介電層14沉積 之后，可以把晶片10載入本發明所提供的晶邊蝕刻設備140,以進行晶邊蝕刻工藝。于前述實施例的主要不同之處在于，此處晶片10的晶片標記20可 設置于晶片IO上表面10a的晶邊區域18中，而晶邊蝕刻設備140包含有第 二晶片防護掩模144，用以覆蓋晶片IO的部分上表面10a。
如圖9所示，第二晶片防護掩模144可包含有第二擋塊160、第二護環 162與至少一第二突出部154,設置于蝕刻反應室42內。于本實施例中，第 二擋塊160設置于晶片IO上方，用以覆蓋晶片10的部分上表面10a。第二 護環162可環繞于第二擋塊160周圍，且第二護環162的底面水平高度可以 等于第二擋塊160的底面水平高度，使得第二護環162可以適當地覆蓋晶片 10的上表面10a。第二擋塊160與第二護環162可全面覆蓋位于中央區域16 的晶片IO上表面10a。第二突出部154可從第二護環162的外緣向外延伸而 出至晶片IO的圓周。第二護環162與第二突出部154可為一體成形的設計， 且可合稱為上基環(top pedestal ring)。
另外，晶邊蝕刻設備140更可包含有第一擋塊150、第一護環152、第 一電極64、第二電極66與蝕刻氣體提供管線68，設置于蝕刻反應室42內。 第一擋塊150可設置于第二擋塊160下方，且與第二擋塊160相距一預定間 距。其中，第一擋塊150、第一護環152、第二擋塊160、第二護環162或第 二突出部154皆可包含有陶瓷材料，而其部分表面可再覆蓋有金屬膜。第一 擋塊150與第一護環152可覆蓋晶片10的部分下表面10b。
如圖IO所示，中央遮蔽區146可全面覆蓋位于晶片IO上表面10a的中 央區域16，而晶邊遮蔽區148可從中央遮蔽區146的外緣向外延伸而出至晶 片IO的圓周，覆蓋部分位于晶片IO上表面10a的晶邊區域18,并且暴露出 位于上表面10a的其余晶邊區域18。舉例來說，第二晶片防護掩模144的晶 邊遮蔽區148可覆蓋晶片IO上表面10a的至少一晶片標記20。以一個已定 位的晶片IO而言，而此時的晶片標記20約可與于晶片IO的定位缺口 24夾 90度角、180度角且/或270度角，而第二突出部154可對應于所欲保護的晶 片標記20的位置而設置，甚至可能直接覆蓋晶片IO的定位缺口 24。請對照 圖9與圖10，圖9的第二擋塊160與第二護環162可形成圖IO的第二晶片 防護掩才莫144的中央遮蔽區146,而圖9的第二突出部154即可形成圖10 的第二晶片防護掩才莫144的晶邊遮蔽區148。
需特別注意的是，本發明的晶片防護掩模的主要特色之一在于可遮蔽晶 片的中央區域與部分晶邊區域，且暴露出其余的晶邊區域，然而不需受到前述第一晶片防護掩模44與第二晶片防護掩模144的局限。于其他實施例中，
護環與突出部的形狀、位置、寬度、長度、水平高度、厚度、設置角度或數 量皆可根據工藝需求而調整，且突出部可延伸至晶片的圓周外，或是亦可不 接觸晶片的圓周。例如，同一晶邊蝕刻工藝中亦可同時利用多個突出部來遮 蔽晶片的部分上表面與部分下表面。或者，晶片防護掩模的形狀除了可以是 包含圓形中央遮蔽區與向外延伸的晶邊遮蔽區之外，也可以是包含一個基本 上為圓形且具有晶邊暴露缺口的晶片防護掩模。請參閱圖11，圖11為本發 明第三優選實施例晶邊蝕刻工藝的遮蔽狀況示意圖。如圖11所示，第三實
施例的晶片防護掩模244基本上對應整個晶片IO而設置，可遮蔽晶片10的 上表面10a或下表面10b。其中，晶片防護掩模244具有至少一個晶邊暴露 缺口 274,例如可位于晶片IO的定位缺口 24上方、晶片10的90度角位置、 180度角位置且/或270度角位置等等。另外需注意的是，晶邊暴露缺口274 并不一定要如圖11所示的內凹形狀，只要相對于晶片邊緣內縮，內縮的程 度可視工藝需要調整，例如可以將部分圓弧以較大曲率半徑的圓弧取代。
此外，本發明亦可利用不會侵蝕晶片IO的非蝕刻流體來保護晶片10的 特定區域不受蝕刻。請參閱圖12，其繪示的是本發明第四優選實施例平坦化 晶片IO的方法示意圖，其中相同的元件或部位沿用相同的符號來表示。如 圖12所示，在前述實施例主要的不同之處在于，此處的晶邊蝕刻設備240 可包含有至少一噴嘴202,朝向晶片10的部分晶邊區域18而設置，用于提 供至少一非蝕刻流體204,并使該非蝕刻流體204接觸晶片IO的晶邊區域 18。晶邊蝕刻設備240可另包含有第一擋塊50、第一護環52、第二擋塊60、 第二護環62、第一電極64、第二電極66與蝕刻氣體提供管線68,設置于蝕 刻反應室42內。于本實施例中，噴嘴202可朝向位于晶片10下表面10b的 晶邊區域18內的激光編碼22而設置。如此一來，本發明可調整噴嘴202與 非蝕刻流體204的流速，使得非蝕刻流體204可以覆蓋激光編碼22表面而 使得蝕刻氣體70不會接觸到激光編碼22。因此，本發明不但可以減少位于 晶邊區域18的介電層14厚度，減少晶邊區域18的邊緣缺陷，同時也可以 保護晶片的特定區域。需注意的是，第三實施例的噴嘴202亦可結合至晶邊 蝕刻設備40或晶邊蝕刻設備140中，作為晶邊蝕刻工藝的輔助。
綜上所述，本發明具有下列幾項優點。首先，本發明的晶邊蝕刻工藝可 以有效削減晶邊區域的介電層厚度。因此，本發明不但可以減少晶邊區域18的邊緣缺陷，而且可以防止晶邊區域的材料層厚度阻礙后續工藝的操作效 果。另外，本發明也可以于蝕刻的同時保護晶片的特定區域，避免激光編碼 等晶片標記受到蝕刻而無法辨識。有鑒于此，本發明可有效控制晶片邊緣的 形貌、提升產品成品率并避免蝕刻時產生標記辨識不清的問題。
以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的等同變 化與修飾，皆應屬本發明的涵蓋范圍。
權利要求
1.一種晶邊蝕刻設備，包含有晶片防護掩模，覆蓋晶片的部分表面，其中該晶片上定義有中央區域與環繞該中央區域的晶邊區域，而該晶片防護掩模包含有中央遮蔽區，全面覆蓋該晶片的該中央區域；以及至少一晶邊遮蔽區，從該中央遮蔽區的外緣向外延伸而出，覆蓋該晶片的部分該晶邊區域，并且暴露出該晶邊區域的其余部分。
2. 如權利要求1所述的晶邊蝕刻設備，其中該晶邊區域的寬度介于1 毫米至3毫米之間。
3. 如權利要求1所述的晶邊蝕刻設備，其中該晶片防護掩模的該晶邊遮 蔽區從該中央遮蔽區的外緣向外延伸至該晶片的圓周。
4. 如權利要求1所述的晶邊蝕刻設備，其中該晶片具有至少一晶片標 記，設置于該晶片的下表面并且位于該晶邊區域中。
5. 如權利要求4所述的晶邊蝕刻設備，其中該晶片防護掩模的該晶邊遮 蔽區覆蓋該晶片的該晶片標記。
6. 如權利要求5所述的晶邊蝕刻設備，其中該晶片標記包含有激光編碼。
7. 如權利要求1所述的晶邊蝕刻設備，其中該晶片包含有至少一半導體 元件與至少 一 晶片標記，該半導體元件位于該中央區域中且鄰近該晶片的上 表面，且該晶片標記設置于該晶片的上表面并且位于該晶邊區域中。
8. 如權利要求7所述的晶邊蝕刻設備，其中該晶片防護掩模的該晶邊遮 蔽區;￡蓋該晶片的該晶片標i己。
9. 如權利要求1所述的晶邊蝕刻設備，其中該晶片防護掩模包含有擋 塊、護環與至少一突出部，該護環環繞于該擋塊周圍，且該突出部從該護環 的外緣向外延伸而出。
10. 如權利要求9所述的晶邊蝕刻設備，其中該晶片防護掩模的該中央 遮蔽區由該擋塊與該護環所構成，且該晶片防護掩才莫的該晶邊遮蔽區由該突 出部所構成。
11. 如權利要求IO所述的晶邊蝕刻設備，其中該擋塊包含有承載基座， 用以載置該晶片。
12. —種晶邊蝕刻設備，包含有承載基座，該承載基座具有承載表面，用以載置晶片，且該晶片上定義 有中央區域與環繞該中央區域的晶邊區域；以及至少一噴嘴，朝向該晶片的部分該晶邊區域而設置，用于提供至少一非 蝕刻流體，并使該非蝕刻流體接觸該晶片的部分該晶邊區域。
13. 如權利要求12所述的晶邊蝕刻設備，其中該晶邊區域的寬度介于1 毫米至3毫米之間。
14. 如權利要求12所述的晶邊蝕刻設備，其中該晶片具有至少一晶片標 記，設置于該晶片的下表面并且位于該晶邊區域中。
15. 如權利要求12所述的晶邊蝕刻設備，其中該噴嘴朝向該晶片的該晶 片標記而"i殳置。
16. —種平坦化晶片的方法，包含有提供至少一晶片，該晶片包含有基底與至少一位于該基底上的介電層， 且該晶片上定義有中央區域與環繞該中央區域的晶邊區域；進行晶邊蝕刻工藝，該晶邊蝕刻工藝不蝕刻該晶片的該中央區域與部分 該晶邊區域，而蝕刻位于該晶邊區域的其余部分的該介電層；以及對該晶片進行化學機械拋光工藝。
17. 如權利要求16所述的方法，其中該晶邊蝕刻工藝是利用晶片防護掩 模覆蓋該晶片的該中央區域與部分該晶邊區域。
18. 如權利要求16所述的方法，其中該晶邊區域的寬度介于1毫米至3 毫米之間。
19. 如權利要求16所述的方法，其中該晶片具有至少一晶片標記，設置 于該晶片的下表面并且位于該晶邊區域中。
20. 如權利要求16所述的方法，其中該晶邊蝕刻工藝不蝕刻該晶片的該晶片標記。
全文摘要
一種晶邊蝕刻設備及其相關的晶片平坦化方法。本發明的晶邊蝕刻設備包含有晶片防護掩模，且晶片防護掩模覆蓋晶片的部分表面。晶片上定義有中央區域與環繞該中央區域的晶邊區域。前述晶片防護掩模包含有中央遮蔽區以及至少一晶邊遮蔽區。中央遮蔽區全面覆蓋晶片的中央區域，而晶邊遮蔽區從中央遮蔽區的外緣向外延伸而出，覆蓋晶片的部分晶邊區域，并且暴露出晶邊區域的其余部分。
文檔編號H01L21/00GK101620985SQ20081013195
公開日2010年1月6日 申請日期2008年7月2日 優先權日2008年7月2日
發明者李志岳, 游岱恒 申請人:聯華電子股份有限公司