專利名稱：半導體器件及其形成方法
技術領域：
本發明涉及半導體制造技術領域，特別涉及一種半導體器件及其形成方法。
背景技術：
傳統的半導體存儲器的結構例如申請號為03145409的中國專利所提供的 存儲器，如圖1所示，半導體襯底1上依次形成有柵極介電層2和柵極3，所述 柵極介電層2為二氧化硅或者高介電常數材料等，所述柵極3為多晶硅層。柵 極介電層2以及柵極3的兩側具有間隙壁(spacer) 5 ，間隙壁5的材料為二氧化 硅、氮化硅或者氮氧化硅等，在間隙壁5兩側的半導體襯底1內形成有源漏極6。
所述的多晶硅柵極與接觸孔內連接金屬接觸時，通常會進行摻雜，并希 望具有較低的接觸電阻，以P型摻雜離子為例，多晶硅柵極內摻雜有B離子時， 摻雜濃度通常為1.0E15/cn^ 9.0E15/cm2，由于B離子的激活能量太高，導致B 離子不能流動到多晶硅中的相應位置，導致嚴重的多晶硅損耗，并且，導致 多晶硅的接觸電阻太大；如果對所述的B離子施加過高的激活能量，則會導致 多晶硅柵極中的B離子通過柵氧化層向半導體襯底擴散，并會導致半導體器件 的源才及和漏極之間進行擴散。
因此，近年來，提出了一種新的半導體器件的結構，釆用多晶硅-鍺硅 結構-不定型硅的復合結構作為柵極結構，具體結構參考附圖2所示，包括半 導體襯底IO,位于半導體襯底10上的柵極介電層20,以及位于柵極介電層20 上由多晶硅50 -鍺硅結構40 -不定型硅30的復合結構構成的柵極結構，所述 柵極介電層20為二氧化硅或者高介電常數材料等。柵極介電層20以及柵極的 兩側具有間隙壁(spacer) 60，間隙壁60的材料為二氧化硅、氮化硅或者氮氧80。
然而，所述的柵極結構中的不定型硅會降低與其相鄰的柵極介電層的穩 定性，并且，鍺硅結構中的鍺會析出，進入多晶硅層中，當所述的多晶硅上 形成金屬硅化物，與接觸孔內連接金屬接觸時，析出的鍺會顯著降低多晶硅 層的連接性能。
發明內容
有鑒于此，本發明解決的技術問題是提供一種半導體器件及其制作方法， 提高所述的半導體器件的穩定性以及柵極結構的電連接性能。
本發明提供一種半導體器件，包括，半導體襯底，位于半導體襯底上的 柵極介電層，以及依次位于柵極介電層上的復合不定型硅層、鍺硅以及頂層 硅，所述的復合不定型硅層、鍺硅以及頂層硅構成所述半導體器件的柵極結 構，所述的頂層硅為單晶硅。
進一步，所述的頂層硅厚度為10nm至100nm,所述的復合不定型硅層的 厚度為6nm至10nm，所述的鍺硅層的厚度為20nm至50nm。
進一步，所述的柵極介電層為氧化鋁或者氧化鉿。
本發明還提供一種半導體器件的制作方法，包括提供絕緣體上硅，所 述絕緣體上硅包括支撐村底以及依次位于支撐襯底上的隱埋絕緣層、頂層硅， 所述頂層硅為單晶硅；在所述頂層硅上依次形成鍺硅層、第一不定型硅層； 提供半導體襯底，所述半導體襯底具有有源區以及用于隔離相鄰的有源區的 隔離區；在所述半導體襯底上依次形成介電材料層、第二不定型硅層；將所 述絕緣體上硅和半導體襯底^fc合，其中，絕緣體上硅的第一不定型硅層和半 導體襯底上的第二不定型硅層相接觸；加固鍵合后的絕緣體上硅和半導體村 底，第一不定型硅層和第二不定型硅層構成復合不定型硅層；去除絕緣體上 硅的支撐襯底和隱埋絕緣層；刻蝕所述頂層硅，鍺硅層，復合不定型硅層以及介電材料層，刻蝕后的介電材料層形成半導體器件的柵極介電層，刻蝕后 的頂層硅，鍺硅層，復合不定型硅層的復合結構構成半導體器件的柵極結構。
進一步，所述的頂層硅厚度為10nm至100nm，所述的復合不定型硅層的 厚度為6nm至10nm，所述的鍺硅層的厚度為20nm至50nm。 進一步，所述的柵極介電層為氧化鋁或者氧化鉿。 與現有技術相比，上述方案具有以下優點
1、 本發明采用復合不定型硅層、鍺硅以及頂層硅構成所述半導體器件的 柵極結構，其中，所述的頂層硅為單晶硅，降低所述柵極結構在頂層硅中進 行摻雜后進行互連時，摻雜離子例如硼元素由于穿透效應所引起的開啟電壓 不穩現象，并且，所述柵極結構互連時對單晶硅進行摻雜，提高了摻雜離子 例如硼離子的激活效率，從而降低了柵極阻值。在所述柵極結構上形成互連 結構時，由于直接與單晶硅互連，降低了所述硅化物合金的方塊電阻。
2、 所述半導體器件的制作方法以及形成的半導體器件提高了器件的整體 可靠性。
圖1為現有技術半導體器件的結構示意圖； 圖2為另一現有技術半導體器件的結構示意圖； 圖3至圖9為本發明實施例1半導體器件制作方法的結構示意圖； 圖IO為本發明實施例l半導體器件制作方法的工藝流程圖。
具體實施例方式
本發明的目的在于提供一種半導體器件及其制作方法，所述的半導體器 件釆用單晶硅-鍺硅-不定型硅層的復合結構，由于單晶硅層沒有晶界，可 以降低所述的半導體器件的整體阻值，在所述單晶硅內進行摻雜，并用于與 互連結構相接觸時，提高柵極結構的電連接性能并且能夠提高所述的半導體 器件的穩定性。為使本發明的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖 對本發明的具體實施方式
做詳細的說明。 實施例1
本實施例提供一種半導體器件的制作方法，參考附圖10所示，包括 步驟SIO,提供絕緣體上硅，所述絕緣體上硅包括支撐襯底以及依次位于
支撐襯底上的隱埋絕緣層、頂層硅，所述頂層硅為單晶硅；
步驟Sll,在所述頂層硅上依次形成鍺硅層、第一不定型硅層； 步驟S12，提供半導體襯底，所述半導體襯底具有有源區以及用于隔離相
鄰的有源區的隔離區；
步驟S13，在所述半導體襯底上依次形成介電材料層、第二不定型硅層； 步驟S14，將所述絕緣體上硅和半導體襯底鍵合，其中，絕緣體上硅上的
第一不定型硅層和半導體襯底上的第二不定型硅層相接觸；
步驟S15,加固鍵合后的絕緣體上硅和半導體襯底，第一不定型硅層和第
二不定型硅層構成復合不定型硅層；
步驟S16，去除絕緣體上硅的支撐襯底和隱埋絕緣層；
步驟S17,刻蝕所述頂層硅，鍺硅層，復合不定型硅層以及介電材料層，
刻蝕后的介電材料層形成半導體器件的柵極介電層，刻蝕后的頂層硅，鍺硅
層，復合不定型硅層的復合結構構成半導體器件的柵極結構。
首先，參考步驟S10以及附圖3所示，提供絕緣體上硅，所述絕緣體上 硅包括支撐村底100以及依次位于支撐襯底100上的隱埋絕緣層110、頂層硅 120，本實施例中，所述的支撐襯底100為硅或者鍺或者砷化鎵等半導體材料， 所述的隱埋絕緣層110為氧化硅或者氮化硅等，所述頂層硅120為單晶硅， 優選未進行摻雜的單晶硅，厚度為10nm-100nm,本實施例中，優選的頂層 硅的厚度為40nm ~ 60nm。
參考步驟Sll以及附圖4所示，在所述頂層硅120上依次形成鍺硅層130、第一不定型硅層140。形成所述的鍺硅層130的工藝例如外延生長工藝，外延 生長的鍺硅層為單晶鍺硅層，所述的鍺硅層的厚度為20nm 50nm。本實施例 中，具體的外延生長鍺硅的工藝為本領域技術人員熟知的常規工藝，本實施 例給出一種可供選擇的具體工藝采用SiH4和三甲基鍺(TMGe)作為原材料， 通入反應室中，其中SiH4的流量為10 10000sccm，三曱基鍺的流量為 10 1000sccm，反應時間為1 60min，溫度600~800攝氏度，壓力為1 100torr。
在鍺硅層130上形成第一不定型硅層140的工藝也優選外延生長工藝， 形成的第一不定型硅層140的厚度為3nm 5nm。本實施例中，給出一種可供 選擇的工藝在反應室中通入SiH4作為反應氣體，流量為100 1000sccm，溫 度為580~780攝氏度，壓力為0.1 100torr。
參考步驟S12以及附圖5所示，提供半導體襯底101，所述半導體襯底 101具有有源區以及用于隔離相鄰的有源區的隔離區102。所述半導體襯底101 可以包括單晶或者多晶結構的硅或硅鍺(SiGe),還可以是含有摻雜離子例如 N型或者P型摻雜的硅或者硅鍺，也可以包括混合的半導體結構，例如碳化 硅、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵、合金半導體或其 組合；也可以是絕緣體上硅(SOI)。本實施例優選的半導體襯底101為N型 或者P型摻雜的硅。
所述半導體襯底101內，形成有隔離結構102,所述的隔離結構102優選 淺溝槽隔離結構，形成工藝為本領域技術人員熟知的任何淺溝槽隔離技術， 所述的任意相鄰的隔離結構102之間，為用于形成半導體器件的有源區。
參考步驟S13以及附圖5所示，在所述半導體襯底101上依次形成介電 材料層103、第二不定型硅層104，所述的介電材料層103的厚度為1 10nrn。
所述的介電材料層103可以是氧化硅(Si02)或氮氧化硅(SiNO)或者高介電常數材料，隨著半導體器件尺寸的進一步縮小，在65nm以下工藝節點，柵 極的特征尺寸很小，介電材料層103優選高介電常數(高K)材料，所述高K 材料包括氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧 化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋁等，本實施例中， 所述的介電材料層103特別優選的是氧化鉿和氧化鋁，形成工藝優選化學氣 相沉積工藝。
所述的第二不定型硅層104的厚度為3nm 5nm，本實施例中，給出一種 可供選擇的工藝在反應室中通入SiH4作為反應氣體，流量為100 1000sccm， 溫度為580~780攝氏度，壓力為0.1 100torr。
本實施例中，對于步驟S10,步驟Sll以及步驟S12，步驟S13的工藝順 序沒有限制，也就是說，也可以先提供半導體襯底，在所述半導體襯底上形 成介電材料層和第二不定型硅層，也可以先提供絕緣體上硅，并在絕緣體上 硅的頂層硅上外延生長鍺硅層以及第 一 不定型硅層。
參考步驟S14以及附圖6所示，將所述絕緣體上硅和半導體襯底鍵合， 其中，絕緣體上硅上的第一不定型硅層140和半導體襯底上的第二不定型硅 層104相接觸，通過4定合工藝可以使第一不定型硅層140和第二不定型硅層 104以分子間作用力結合在一起。
絕緣體上硅和半導體襯底鍵合進行鍵合的工藝為現有技術中常用的鍵合 工藝，所采用的設備為本領域技術人員熟悉的任意鍵合機，鍵合工藝可以在 室溫下進行，也可采用等離子體輔助室溫鍵合。
參考步驟S15以及附圖6所示，加固鍵合后的絕緣體上硅和半導體襯底， 第一不定型硅層140和第二不定型硅層104構成復合不定型硅層105。通過加 固處理，第一不定型硅層140和第二不定型硅層104之間通過化學鍵結合在一起，第一不定型硅層140和第二不定型硅層104結合成為復合不定型硅層 105。
所述的加固鍵合后的絕緣體上硅和半導體村底的工藝為退火加固。所述 的退火加固時退火氣氛為不含氧氣氛，例如氮氣或者氬氣氣氛。退火加固溫 度為200。C至1400°C,退火時間為0.1小時至15小時，更進一步，優選的退 火加固溫度為600。C至1250°C,退火時間為0.5小時至6小時。
參考步驟S16以及附圖7所示，去除絕緣體上硅的支撐襯底100和隱埋 絕緣層110，去除所述支撐村底100的工藝優選研磨或者化學機械拋光工藝， 或者研磨工藝與化學氣相沉積工藝結合，首先研磨去除大部分的支撐襯底， 然后再去除所述隱埋絕緣層110，去除隱埋絕緣層110的工藝為化學機械拋光 工藝或者濕法刻蝕工藝，優選采用濕法刻蝕工藝，例如采用HF刻蝕去除隱埋 絕緣層。
參考步驟S17以及附圖8所示，刻蝕所述頂層硅120,鍺硅層130，復合 不定型硅層105以及介電材料層103，具體的刻蝕工藝為首先在所述頂層硅 120上形成光刻膠層，曝光，顯影所述光刻膠層，定義出位于隔離結構之間的 有源區上方的柵極結構的位置(保留位于定義的柵極結構上方的光刻膠層)， 以所述光刻膠為掩膜，刻蝕所述頂層硅120，鍺硅層130，復合不定型硅層105 以及介電材料層103,刻蝕工藝完成后，刻蝕后的介電材料層形成半導體器件 的柵極介電層103a，刻蝕后的頂層硅120，鍺硅層130，復合不定型硅層105 的復合結構構成半導體器件的柵極結構107。
參考附圖9所示，本實施例所述的半導體器件的制作方法還可以包括如 下步驟在所述柵極結構兩側的半導體襯底內進行N型或者P型摻雜，形成 源漏延伸區，之后，在柵極結構以及柵極介電層的側壁形成間隙壁160,之后，以間隙壁160為掩膜，在柵極結構兩次的半導體襯底內進行N型或者P型摻 雜，形成源漏極，所述源漏極與源漏延伸區的摻雜類型相反，附圖9中，將 源漏延伸區以及源漏極結構共同構成的區域標注為106。
當所述的柵極結構與接觸孔內連接金屬接觸時，需要對頂層硅120進行 摻雜，所述摻雜為N型或者P型摻雜，根據工藝設計的需要確定，例如進行 P型摻雜，摻雜離子為B離子，之后，在所述的頂層硅上形成連接結構150, 本實施例中，優選采用金屬硅化物的連接結構，例如，鈷、鎳、鉬、鈦、銅、 或者鈮的金屬硅化物，附圖9中，源漏極上方的半導體襯底上也形成有金屬 硅化物的連接結構150。
由于組成所述的柵極結構106的頂層硅120為單晶硅，因此，在柵極結 構106上形成連接結構時，降低了所述的連接結構的整體電阻值。進一步， 在所述的頂層硅中進行摻雜時，由于單晶硅沒有晶界，降低了摻雜離子的激 活能量，使頂層硅的導電能力提高，降低了連接結構的電阻，除此之外，由 于降低了摻雜離子的激活能量，在半導體器件的制作工藝中的激活能量低， 避免了柵極結構中的鍺硅中的鍺向柵極介質層方向遷移，提高了柵極介質層 的穩定性。
采用所述的半導體器件的制作工藝，形成了一種半導體器件，參考附圖8 所示，所述的半導體器件包括半導體襯底IOI,位于半導體襯底101上的柵 極介電層103，以及依次位于柵極介電層上的復合不定型硅層105、鍺硅130 以及頂層硅120,所述的復合不定型硅層105、鍺硅130以及頂層硅120構成 所述半導體器件的柵極結構，其中，所述的頂層硅120為單晶硅。
進一步，參考附圖9所示，所述的半導體器件還包括位于4冊極介電層兩 側的半導體襯底內的源漏延伸區以及源漏極。更進一步，所述的柵極結構以及4冊極介質層側壁還形成有間隙壁160,當所述的半導體器件與其它邏輯器件 進行電連接時，所述的源漏極上的半導體襯底表面以及柵極結構需要與接觸 孔內連接金屬接觸，因此，在源漏極上的半導體村底表面以及柵極結構表面
都形成有連接結構150，所述連接結構150為金屬硅化物，例如，鈷、鎳、鉬、 鈦、銅、或者鈮的金屬硅化物等。
由于所述的頂層硅120為單晶硅，因此，在柵極結構107上形成連接結 構時，降低了所述的連接結構的整體電阻值。進一步，在所述的頂層硅中進 行摻雜時，由于單晶硅沒有晶界，降低了摻雜離子的激活能量，使頂層硅的 導電能力提高，降低了連接結構的電阻，除此之外，由于降低了摻雜離子的 激活能量，在半導體器件的制作工藝中的激活能量低，避免了柵極結構中的 鍺硅中的鍺向柵極介質層方向遷移，提高了柵極介質層的穩定性。
雖然本發明以較佳實施例纟皮露如上，但本發明并非限定于此。任何本領 域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因 此本發明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1.一種半導體器件，包括，半導體襯底，位于半導體襯底上的柵極介電層，以及依次位于柵極介電層上的復合不定型硅層、鍺硅以及頂層硅，所述的復合不定型硅層、鍺硅以及頂層硅構成所述半導體器件的柵極結構，其特征在于，所述的頂層硅為單晶硅。
2. 根據權利要求1所述的半導體器件，其特征在于，所述的頂層硅厚度 為10nm至100nm。
3. 根據權利要求1所述的半導體器件，其特征在于，所述的復合不定型 石圭層的厚度為6nm至10nm。
4. 根據權利要求1所述的半導體器件，其特征在于，所述的鍺硅層的厚 度為20nm至50nm。
5. 根據權利要求1所述的半導體器件，其特征在于，所述的柵極介電層 為氧化鋁或者氧化鉿。
6. —種半導體器件的制作方法，其特征在于，包括 提供絕緣體上硅，所述絕緣體上硅包括支撐襯底以及依次位于支撐襯底上的隱埋絕緣層、頂層硅，所述頂層硅為單晶硅；在所述頂層硅上依次形成鍺硅層、第一不定型硅層；提供半導體襯底，所述半導體襯底具有有源區以及用于隔離相鄰的有源 區的隔離區；在所述半導體襯底上依次形成介電材料層、第二不定型硅層；將所述絕緣體上硅和半導體襯底鍵合，其中，絕緣體上硅的第一不定型 硅層和半導體襯底上的第二不定型硅層相接觸；加固鍵合后的絕緣體上硅和半導體村底，第一不定型硅層和第二不定型 硅層構成復合不定型硅層；去除絕緣體上硅的支撐村底和隱埋絕緣層；刻蝕所述頂層硅，鍺硅層，復合不定型硅層以及介電材料層，刻蝕后的介電材料層形成半導體器件的柵極介電層，刻蝕后的頂層硅，鍺硅層，復合 不定型硅層的復合結構構成半導體器件的柵極結構。
7. 根據權利要求6所述的半導體器件的制作方法，其特征在于，所述的 頂層硅厚度為10nm至100nm。
8. 根據權利要求6所述的半導體器件的制作方法，其特征在于，所述的 復合不定型硅層的厚度為6nm至10nm。
9. 根據權利要求6所述的半導體器件的制作方法，其特征在于，所述的 鍺硅層的厚度為20nm至50nm。
10. 根據權利要求6所述的半導體器件的制作方法，其特征在于，所述的 第一不定型硅層的厚度為3nm至5nm，第二不定型硅層的厚度為3nm至5nm。
11. 根據權利要求6所述的半導體器件的制作方法，其特征在于，所述的 柵極介電層為氧化鋁或者氧化鉿。
全文摘要
一種半導體器件，包括，半導體襯底，位于半導體襯底上的柵極介電層，以及依次位于柵極介電層上的復合不定型硅層、鍺硅以及頂層硅，所述的復合不定型硅層、鍺硅以及頂層硅構成所述半導體器件的柵極結構，其中，所述的頂層硅為單晶硅。本發明還提供了所述半導體器件的制作方法，所述半導體器件由于采用單晶的頂層硅，降低了摻雜離子的激活能量，使頂層硅的導電能力提高，降低了連接結構的電阻，除此之外，由于降低了摻雜離子的激活能量，在半導體器件的制作工藝中的激活能量低，避免了柵極結構中的鍺硅中的鍺向柵極介質層方向遷移，提高了柵極介質層的穩定性。
文檔編號H01L21/28GK101593771SQ20081011366
公開日2009年12月2日 申請日期2008年5月29日 優先權日2008年5月29日
發明者星 趙 申請人:中芯國際集成電路制造(北京)有限公司