專利名稱：鎢插塞的制造方法
技術領域：
本發明涉及半導體制造技術領域，特別涉及一種鴒插塞的制造方法。
技術背景由于金屬鎢具有良好的導電特性，且通過氣相沉積形成膜層時也具有良好的階梯覆蓋性，因而常被用來做接觸插塞(Contact plug)或連接 插塞材料。在公開號為CN 1536642A的中國專利申請文件中，公開了 一種制造鎢 插塞的方法。圖1至圖4為所述的中國專利申請文件公開的制造鎢插塞的 方法各步驟相應結構的剖面示意圖。請參考圖l，在硅基底12上具有雙鑲嵌結構14，雙鑲嵌結構14形成于 一介電層16中。請參考圖2，在所述雙鑲嵌結構14以及介電層16上形成介電層18,在 所述介電層18內形成介質孔22,所述介質孔22形成于所述雙鑲嵌結構14 頂部上方。接著，于所述介質孔22的底部以及側壁表面、介電層18表面 形成一氮化坦層24，厚度約為100至1000埃之間。然后，在與氮化坦層24 表面形成一厚度約為50至600埃的氮化鈥層26。請參考圖3,以化學氣相沉積法均勻沉積一厚度約為2500至4000埃的 鎢金屬層28,并將介質孔22填滿。請參考圖4，執行化學機械研磨工藝，將鴒金屬層28頂部表面研磨至 略與介電層18表面切齊，完成鵠插塞30的制作。所述的方法中，沉積鎢金屬層28的方法一般采用傳統的鵠脈沖成核 層(W pulsed nucleation layer)的沉積方法力o,通過該沉積方法形成的4烏 金屬層28的方塊電阻較大， 一般在30歐姆/sheet以上，使得形成的鵠插塞 的電阻較大。隨著半導體制造工藝的不斷進步，半導體器件的尺寸向著65nm甚 至更小的技術節點發展，需要電阻率更小鎢金屬層的沉積工藝，基于此， 業界提出了低電阻率鴿(Low Resistivity W,即LRW)沉積工藝，并將該沉積工藝應用于鴒插塞的制造工藝中，以形成低電阻的鴒插塞。其中，所屬的低電阻率鎢沉積工藝包括通過脈沖成核層的沉積方法先形成成 核層(nucleation layer )，接著，對通過B2H6和WF6的混合氣體在350 。C至410 。C的高溫下對所述成核層執行表面處理，以使所屬成核層的鴒 晶粒變大；接著，繼續在所述成核層上形成鴒錠層(W Bulk layer )，其 中，所述表面處理可使所述成核層的鴒晶粒變大，并使隨后的鴒錠層的 晶核相應變大，從而使包括成核層和鴒錠層的鴒金屬層的電阻率降低， 形成低電阻率鎢金屬層。但通過所述LRW沉積工藝沉積鴒金屬層并形成鴒插塞的工藝常常會 導致鴒插塞被腐蝕而產生腐蝕缺陷，如圖5所示的剖面示意圖，鴒插塞30 頂部邊緣產生腐蝕缺陷32。該腐蝕缺陷32會影響形成的半導體器件的電 學性能。發明內容本發明提供一種鎢插塞的制造方法，該方法能夠改善上述的腐蝕缺陷。本發明提供的一種鎢插塞的制造方法，包括 提供具有介質層的半導體基底，在所述介質層中具有介質孔； 在所述介質孔中和介質層上沉積厚度小于2500埃的鴒金屬層，且所述鴒金屬層至少填滿所述介質孔；平坦化所述鴒金屬層，去除所述介質層上以及所述介質孔開口上方的鎢金屬層。可選的，所述沉積鴒金屬層的步驟中沉積的鴒金屬層的厚度為1500 埃至2000埃。可選的，沉積所述鵠金屬層的方法為低電阻率鴒沉積法或脈沖成核 層沉積法。可選的，沉積所述鴒金屬層的方法為低電阻率沉積法，包括如下步驟形成成核層；氣體對所述成核層進行表面處理，使所述成核層的鴒晶粒變大；在經過所述表面處理后的成核層上形成鴒錠層。可選的，在所述的表面處理之后，形成鴒錠層之前，清除所述表面 處理后的殘余的含硼的氣體，其中，所述清除的時間為3s至30s。可選的，所述含硼的氣體為B2H6，所述含鴒的氣體為WF6。可選的，所述表面處理的時間為3s至8s,處理時的溫度為350°C 至410。C。可選的，在沉積鎢金屬層之前，先在所述介質孔的側壁以及底部、 介質層上形成金屬阻擋層，并在平坦化所述鴒金屬層之后，去除所述介 質層上的金屬阻擋層。可選的，所述平坦化的方法為化學機械研磨法。 可選的，所述化學機械研磨的研磨液為W2000。 可選的，平坦化所述鴒金屬層的方法為化學機械研磨和刻蝕相結合 的方法。步驟如下執行化學機械研磨使所述鴒金屬層具有平坦的表面； 刻蝕去除所述介質層上方以及所述介質孔開口上方的鴒金屬層。 可選的，所述平坦化的方法為反刻和化學機械研磨相結合的方法。 與現有技術相比，上述技術方案的其中一個具有以下優點通過選取沉積的鴒金屬層的厚度小于2500埃，以減少化學機械研 磨的時間，進而減少研磨液沿鴒金屬層進入鴒插塞的量，改善研磨液對 鎢插塞的腐蝕而產生的腐蝕缺陷；且可以提高效率。
圖1至圖4為現有的一種制造鴒插塞的方法各步驟相應結構的剖面 示意圖；圖5為現有的制造鴒插塞的方法形成的具有腐蝕缺陷的鴒插塞的剖 面的電子掃描顯凝b鏡照片；圖6為本發明的鎢插塞的制造方法的實施例的流程圖；圖7至圖10為本發明的鴒插塞的制造方法的實施例的各步驟相應 的結構的剖面示意圖。
具體實施方式
下面結合附圖對本發明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節以便于充分理解本發明。但是 本發明能夠以很多不同于在此描述的其它方式來實施，本領域技術人員 可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公 開的具體實施的限制。其次，本發明利用示意圖進行詳細描述，在詳述本發明實施例時， 為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且 所述示意圖只是實例，其在此不應限制本發明保護的范圍。此外，在實 際制作中應包含長度、寬度及深度的三維空間尺寸。在采用低電阻率鴒沉積工藝沉積金屬鴒，并應用于接觸插塞和連接 插塞的制造工藝時，會在在鎢接觸或連接插塞的上部形成腐蝕缺陷，影 響該鴒接觸或連接插塞與上下層金屬互連線之間的連接，進而影響形成 的半導體器件的電學性能。可能的原因是由于形成的鎢金屬層的晶粒間隙較大，使得在執行化學機械研磨時，研磨液沿所述的晶粒間隙進入到 鴒連接插塞或接觸插塞，從而造成連接插塞或接觸插塞被腐蝕；以及在 采用含硼的氣體和含鴒的氣體表面處理之后，殘存的含硼的氣體(例如 B2H6)鴒錠層沉積的影響。基于此，本發明提供一種鵠插塞的制造方法，通過減小沉積的鎢金 屬層的厚度，以減少化學機械研磨的時間，進而減少研磨液沿鎢金屬層 進入鴒插塞的量，改善研磨液對鴒插塞的腐蝕而產生的腐蝕缺陷。具體 的，其主要步驟如下首先，在用于制造鴒插塞的、位于介質層的介質 孔中以及該介質層上沉積鴒金屬層，其中，該步驟中沉積的鎢金屬層的 厚度小于2500埃，但需要填滿所述的介質孔；接著，執行化學機械研 磨工藝，進行平坦化，去除所述介質層上以及所述介質孔開口上方的鎢金屬層。由于在沉積鴒金屬層的步驟中，沉積的鴒金屬層的厚度較薄(小于2500埃)，因而在執行化學機械研磨時，可減少研磨時間，從而避免 研磨液沿鴒金屬層的晶粒間隙進入鴒插塞或避免過多的流入所述鴒插 塞，進而可減少或消除鴒插塞被腐蝕而產生腐蝕缺陷。此外，由于研磨 的時間縮短，還可以提高產量。圖6為本發明的鴒插塞的制造方法的實施例的流程圖。請參考圖6，步驟SIOO，提供具有介質層的半導體基底，在所述介 質層中具有介質孔。步驟S110,在所述介質孔中和介質層上沉積厚度小于2500埃的鴒 金屬層，且所述鴒金屬層至少填滿所述介質孔。步驟S120,平坦化所述鵪金屬層，去除所述介質層上以及所述介 質孔開口上方的鎢金屬層。下面結合附圖對本發明的鴒插塞的制造方法進行詳細描述。在下面 的實施中，以鴒接觸插塞為例進行說明，但應當說明的是，下面的描述 不應當構成對本發明的保護范圍的限制。圖7至圖10本發明的鴒插塞的制造方法的實施例的各步驟相應結 構的剖面示意圖。圖7為具有介質層的半導體基底的剖面示意圖。請參考圖7，半導 體基底100具有介質層102，在所述介質層102中具有介質孔103。所述介質層102和半導體基底100之間可以有半導體器件，例如， 具有柵極、源極和漏極的金屬氧化物半導體晶體管，該半導體器件也可 以是其它器件或具有其它結構。所述半導體基底IOO可以是單晶硅、多晶硅或非晶硅材質或其它半 導體材質，也可以具有絕緣層上硅或硅上外延層結構。所述介質層102為氧化硅、氮化硅、氮氧化硅、碳氧硅化合物、磷 硅玻璃、硼硅玻璃、硼磷硅玻璃等介質材料中的一種。其形成方法可以 是本領域技術人員所習知的化學氣相沉積或原子層沉積等，也可以采用 其它方式形成，這里不再贅述。8所述介質孔103在本實施例中為接觸孔，該介質孔103貫穿所述介 質層102,其底部露出所述介質層102下面的半導體器件或半導體結構， 例如，所述介質孔103的底部露出金屬氧化物半導體器件的柵極、源極 或漏極，以便后續步驟中在所述介質孔103中填充金屬材料后，能夠與 金屬氧化物半導體器件電連通。其中，形成所述介質孔103的步驟可以如下在所述介質層102上 旋涂光刻膠層(圖未示)，圖形化所述光刻膠層形成開口圖案；刻蝕所 述開口圖案底部的介質層102，將所述開口圖案轉移到介質層102中， 形成開口 103;去除所述光刻膠層。所述刻蝕可以是干法刻蝕或濕法刻 蝕，這里不再贅述；當然也可以采用其它方式形成所述的介質孔103。圖8為在圖7所示的剖面示意圖上形成金屬阻擋層和鴒金屬層后的 剖面示意圖。請參考圖8，在形成鎢金屬層106之前，可先在所述介質 層102上、介質孔103的側壁和底部形成金屬阻擋層104。其中形成所 述金屬阻擋層104的方法可以是物理氣相沉積，也可以采用本領域技術 人員所習知的其它工藝形成。所述金屬阻擋層104用于阻止后續在開口 103中沉積的鎢金屬層 106向所述介質層102中擴散，并提高金屬鴒與介質層102之間的粘附 性。所述金屬阻擋層104的材質可以包括鉭、氮化鉭、鈦、氮化鈦中的 一種或組合。然后，在所述金屬阻擋層104上形成鎢金屬層106。其中，所述鎢 金屬層106至少填滿所述開口 103。但是所述介質層102上的鎢金屬層 的厚度1小于2500埃。在其中一個具體的實施例中，所述鎢金屬層的 厚度T！為1500埃至2000埃，具體的，為1500埃或2000埃。其中，沉積所述鴒金屬層106的方法為低電阻率鴒沉積法或脈沖成 核層;兄積法。在其中的一個具體的實施例中，沉積所述鎢金屬層106的方法為低 電阻率鴒沉積法，包括如下步驟先通過脈沖成核層的沉積方法先形成成核層，沉積的溫度約為300°c。接著，通過含硼的氣體以及含鴒的氣體的混合氣體對所述成核層進行表面處理，使所屬成核層的鎢晶粒變大；具體的，所述含硼的氣體為 B2H6，所述含鴒的氣體為WF6。所述表面處理的時間為3至8s,處理時 的溫度為350。C至41(TC。然后，在所述成核層上形成鴒錠層(W Bulk layer),其中，所述表 面處理可使所述成核層的鴒晶粒變大，并使隨后的鴒錠層的晶核相應變 大，從而使包括成核層和鴒錠層的鴒金屬層的電阻率降低，形成低電阻 率鎢金屬層。其中，在所述的表面處理之后，形成鴒錠層之前，可加有清除所述 表面處理后的殘余的含硼的氣體的步驟，其中，所述清除的時間為3至 30s。通過延長所述清除的時間為3至30s (現有技術中若具有該清除的 步驟，其清除的時間一般小于3s)，以確保在隨后的鎢金屬沉積前成核 層表面沒有殘存的含硼的氣體對鎢錠層的影響。本步驟中，沉積的鴒金屬層106的厚度小于或等于2500埃，厚度 較薄， 一方面可以縮短沉積鵠金屬層的時間，提高效率；另一方面，也 可縮短后續的化學機械研磨工藝的研磨時間，改善化學機械研磨步驟中 引起的鴒插塞的腐蝕缺陷。沉積所述鴒金屬層106之后，執行化學機械研磨工藝，以平坦化所 述鴒金屬層106,去除所述介質層102上以及所述介質孔103開口上方 的鎢金屬層106。其中，所述的化學機械研磨工藝的步驟可以如下執行第一階段化學機械研磨，以所述金屬阻擋層104作為停止層， 去除所述介質層102上的鴒金屬層106。圖9為執行第一階段研磨后的 剖面示意圖。請參考圖9,完成該第一階段研磨之后，所述介質層102 上的金屬阻擋層104表面被露出。其中，所述第一階段研磨的研磨液可以是W2000。在沉積鴒金屬層106的步驟中，沉積的鴒金屬層106的較薄(小于 2500埃)，可縮短所述的第一階段化學機械研磨步驟的研磨時間，從而可減少研磨液W2000沿鴒金屬層106進入到介質孔103中的鴒金屬層 的量；優選的，所述鴒金屬層106的厚度使得在完成所述的第一階段化 學機械研磨后，所述的研磨液W2000還未來得及進入到所述介質孔103 的鴒金屬層中，從而消除對形成的鴒插塞的腐蝕而形成的腐蝕缺陷。然后，執行第二階段研磨，去除所述介質層102上的金屬阻擋層 104。圖IO為執行第二階段研磨去除所述介質層上的金屬阻擋層后的剖 面示意圖。其中，所述第二階段化學機械研磨和第一階段化學機械研磨的研磨 液可以對目同也可以不同。所述第二階段化學機械研磨和第 一 階段化學機械研磨可以在相同 或不同的研磨墊上進行。以在不同的研磨墊上研磨為例，提供具有第一 研磨墊和第二研磨墊的研磨設備，首先，將半導體基底IOO置于第一研 磨墊的上的第 一研磨頭上，第 一研磨頭吸附所述半導體基底100的背面， 并向下施加壓力，使得鴒金屬層106向下接觸第一研磨墊的表面，在所 述鴒金屬層106表面和第一研磨墊之通入研磨液，旋轉所述第一研磨頭 和第一研磨墊，通過研磨液研磨所述鵠金屬層106,通過研磨液的中顆 粒的機械作用以及研磨液中化學成分的腐蝕作用，使得所述鴒金屬層 106的厚度減小，直至所述介質層102上的金屬阻擋層104上的鎢金屬 層被去除。完成第一階段化學機械研磨后，由第一研磨頭卸載該半導體襯底 100,并將該半導體村底100置于第二研磨墊上的第二研磨頭上，與第 一階段化學機械研磨同樣的方法，對所述金屬阻擋層104執行第二階段 化學機械研磨，直至所述介質層102上的金屬阻擋層被全部去除。再接著，執行第三階段化學機械研磨，去除部分厚度的介質層102。 保留所述介質孔103中的鴒金屬層106a以及金屬阻擋層104a。該步驟 主要目的是保證所述介質層102上的金屬阻擋層104全部被去除，并避 免在形成的鴒插塞上表面形成凹陷。完成所述的第三階段化學機械研磨后，需要對所述半導體結構的表 面進行清洗，所述清洗包括超聲波清洗和去離子水清洗。這里不再贅述。此外，平坦化所述鴒金屬層的方法還可以是化學機械研磨和刻蝕相結合的方法，其主要步驟如下執行化學機械研磨使所述鎢金屬層106 具有平坦的表面；刻蝕去除所述介質層102上方以及所述介質孔103開 口上方的鴒金屬層106;進一步通過刻蝕或化學機械研磨去除所述介質 層102上方的金屬阻擋層104。所述刻蝕可以是干法刻蝕或濕法刻蝕。 這里不再展開論述。通過刻蝕和化學機械研磨相結合的方法，可減少化 學機械研磨的時間，還可以改善化學機械研磨液對鎢插塞的腐蝕而導致 的腐蝕缺陷。此外，所述平坦化的方法為反刻和化學機械研磨相結合的方法，即 先執行反刻工藝，使得介質層102上的鎢金屬層106具有平坦的表面， 再執行化學機械研磨工藝，其中，化學機械研磨可以采用上述的三個步 驟，這里不再贅述。也可以改善化學機械研磨液對鎢插塞的腐蝕而導致 的腐蝕缺陷。上述的實施例的描述中，以鵪接觸插塞的制造工藝為例來說明本發 明的方法，其不應該作為對權利要求保護范圍的限制，在不背離權利要 求的保護范圍的條件下，本領域技術人員根據本發明的上述實施例的教 導可以對上述的實施例的步驟的添加、去除、等同替換或者順序的改變， 例如，本發明的方法還可以用于鎢連接插塞的制造工藝。只要是通過減 少鴒金屬層的厚度改善鎢插塞腐蝕缺陷的方法，都應當包含在本發明的 保護范圍之內。本發明雖然以較佳實施例公開如上，但其并不是用來限定本發明， 任何本領域技術人員在不脫離本發明的精神和范圍內，都可以做出可能 的變動和修改，因此本發明的保護范圍應當以本發明權利要求所界定的 范圍為準。
權利要求
1、一種鎢插塞的制造方法，其特征在于，包括提供具有介質層的半導體基底，在所述介質層中具有介質孔；在所述介質孔中和介質層上沉積厚度小于2500埃的鎢金屬層，且所述鎢金屬層至少填滿所述介質孔；平坦化所述鎢金屬層，去除所述介質層上以及所述介質孔開口上方的鎢金屬層。
2、 如權利要求1所述的鎢插塞的制造方法，其特征在于所述沉積鎢金屬層的步驟中沉積的鴒金屬層的厚度為1500埃至2000埃。
3、 如權利要求1或2所述的鎢插塞的制造方法，其特征在于沉積所述鴒金屬層的方法為低電阻率鴒沉積法或脈沖成核層沉積法。
4、 如權利要求1或2所述的鴿插塞的制造方法，其特征在于沉積所述鴒金屬層的方法為低電阻率沉積法，包括如下步驟形成成核層；通過含硼的氣體以及含鴒的氣體的混合氣體對所述成核層進行表面處理，使所述成核層的鵠晶粒變大；在經過所述表面處理后的成核層上形成鴒4t層。
5、 如權利要求4所述的鎢插塞的制造方法，其特征在于在所述的表面處理之后，形成鎢錠層之前，清除所述表面處理后的殘余的含硼的氣體，其中，所述清除的時間為3s至30s。
6、 如權利要求4或5所述的鎢插塞的制造方法，其特征在于所述含硼的氣體為B2H6，所述含鵠的氣體為WF6。
7、 如權利要求6所述的鎢插塞的制造方法，其特征在于所述表面處理的時間為3s至8s，處理時的溫度為35(TC至41(TC。
8、 如權利要求1或2所述的鵠插塞的制造方法，其特征在于在沉積鴒金屬層之前，先在所述介質孔的側壁以及底部、介質層上形成金屬阻擋層，并在平坦化所述鴒金屬層之后，去除所述介質層上的金屬阻擋層。
9、 如權利要求8所述的鎢插塞的制造方法，其特征在于所述平坦化的方法為化學機械研磨法。
10、 如權利要求9所述的鴒插塞的制造方法，其特征在于所述化學機械研磨的研磨液為W2000。
11、 如權利要求1所述的鴒插塞的制造方法，其特征在于，平坦化所述鴒金屬層的方法為化學機械研磨和刻蝕相結合的方法。步驟如下執行化學機械研磨使所述鴒金屬層具有平坦的表面；刻蝕去除所述介質層上方以及所述介質孔開口上方的鴒金屬層。
12、 如權利要求1所述的鴒插塞的制造方法，其特征在于所述平坦化的方法為反刻和化學機械研磨相結合的方法。
全文摘要
一種鎢插塞的制造方法，包括提供具有介質層的半導體基底，在所述介質層中具有介質孔；在所述介質孔中和介質層上沉積厚度小于2500埃的鎢金屬層，且所述鎢金屬層至少填滿所述介質孔；平坦化所述鎢金屬層，去除所述介質層上以及所述介質孔開口上方多余的鎢金屬層。本發明可改善形成的鎢插塞的腐蝕缺陷。
文檔編號H01L21/768GK101593720SQ20081011280
公開日2009年12月2日 申請日期2008年5月26日 優先權日2008年5月26日
發明者羅 保 申請人:中芯國際集成電路制造(北京)有限公司