專利名稱：無鋁墊的后端集成電路的晶圓級封裝結構的制作方法
技術領域：
本發明是有關于一種集成電路，且特別是有關于制程的后端的集成電路。
背景技術：
目前集成電路可以說是由數以百萬的主動元件(例如電晶體和電容)所 組成，這些元件最初是相互隔離的，接著再相互連接一起，以形成功能性
電路。傳統的相互連接(Interconnect ion)結構包括橫向互連，例如金屬 線(接線)，以及垂直互連，例如穿孔(Via)和接面(Contact)。相互連接 結構已逐漸地決定現代集成電路的性能限度和密度。
在連接結構的上方，接墊(Bond pads)形成并暴露于晶片的表面，可形 成電性連接并經由接墊來連接晶片至一封裝結構或另一晶片，接墊可用以 進行打線接合(Wire bonding)或覆晶接合(Flip-chip boning)。
由于低成本和制程相對簡單，晶圓級封裝(Wafer Level Chip Scale Package; WLCSP)目前已被廣泛地使用。在傳統WLCSP中，連接結構可形成 于金屬沉積層，其接著形成底凸塊金屬層(Under-Bump Metallurgy; UBM) 和設置焊球(Solder ball)。圖1為一種使用于WLCSP中的傳統連接結構的 剖面圖，金屬線102形成于一上金屬層中，鈍化層104形成于此上金屬層 上，鋁墊106形成于鈍化層104上，并透過鋁通道108來連接于金屬線102。
鈍化層110形成于鈍化層104和鋁墊106上，且一開口形成于鈍化層 110中，以暴露出鋁墊106。高分子層112接著形成于鈍化層110上，并被 圖案化，以暴露出鋁墊106。后鈍化連接(Post-passivation interconnect; PPI)線114，其接著形成高分子層116和底凸塊金屬層(UBM)118,接著，設 置焊球120于底凸塊金屬層118上。
然而，鋁墊106和連接鋁線的存在會造成電阻電容延遲(RC-Delay)效 應的增加，其導致鋁線和鋁墊的電阻增加，以及寄生電容的增加。因此， 需要改善制程的后端來解決此問題。
有鑒于上述現有的集成電路的晶圓級封裝存在的缺陷，本發明人基于 從事此類產品設計制造多年豐富的實務經驗及專業知識，并配合學理的運 用，積極加以研究創新，以期創設一種新型的無鋁墊的后端集成電路的晶 圓級封裝結構，能夠改進一般現有的集成電路，使其更具有實用性。經過 不斷的研究、設計，并經過反復試作樣品及改進后，終于創設出確具實用價 值的本發明。
發明內容
本發明的主要目的在于，克服現有的集成電路的晶圓級封裝存在的缺 陷，而提供一種新型的無鋁墊的后端集成電路的晶圓級封裝結構，所要解
決的技術問題是使其可減少電阻電容延遲(RC-De 1 ay)效應和減少制程成 本，非常適于實用。
本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據 本發明提出的一種集成電路結構，其至少包括 一鈍化層； 一穿孔，設于 該鈍化層中； 一含銅通道，形成于該穿孔中； 一高分子層，覆蓋于該鈍化 層上，其中該高分子層包括有一開口，其暴露出該含銅通道； 一后端鈍化 連接線，形成于該高分子層中，其中該后端鈍化連接線延伸至該開口中， 并物理性地接觸于該含銅通道；以及一底凸塊金屬層，形成于該后端鈍化 連接線上，并電性連接于該后端鈍化連接線。
本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。
前述的集成電路結構，其中所述的后端鈍化連接線與該含銅通道的部 分區域由相同材料所形成。
前述的集成電路結構，其中所述的含銅通道包括有一銅層，其形成于 一粘著層上，該粘著層由該高分子層連續延伸至該穿孔的底部。
前述的集成電路結構，其至少還包括 一介電層；以及一銅單元，形 成于該介電層中，且位于該鈍化層的下方，其中該銅單元物理性地鄰接于 該含銅通道。
前述的集成電路結構，其至少還包括 一額外高分子層，形成于該后 端鈍化連接線和該高分子層上，其中該底凸塊金屬層至少具有部分位于該 額外高分子層的一開口中。
前述的集成電路結構，其中所述的鈍化層物理性地接觸于該高分子層。 前述的集成電路結構，其中所述的含銅通道具有一寬度大于3yra。 前述的集成電路結構，其至少還包括 一焊球，設置于該底凸塊金屬 層上。
本發明的目的及解決其技術問題還采用以下技術方案來實現。依據本 發明提出的一種集成電路結構，其至少包括 一基材； 一上介電層，形成 于該基材上； 一銅單元，形成于該上介電層中； 一鈍化層，形成于該上介 電層上； 一第一開口，形成于該鈍化層中； 一第一高分子層，形成于該鈍 化層上，其中該第一高分子層包括有一第二開口，其暴露出該第一開口； 一后端鈍化連接線，包括有一粘著層和一含銅層，其中該粘著層由該第一 高分子層延伸至該第一開口和該第二開口，且連接于該銅單元； 一第二高 分子層，形成于該第一高分子層和該后端鈍化連接線上； 一第三開口，形成于該第二高分子層中；以及一底凸塊金屬層，具有至少一部分于該第三 開口中，其中該底凸塊金屬層連接于該后端鈍化連接線。
本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。 前述的集成電路結構，其至少還包括 一第一額外銅單元和一第二額
外銅單元，形成于該上介電層中；以及一額外后端鈍化連接線，位于該第
一高分子層上，其中該額外后端鈍化連接線包括有一部分延伸至該鈍化層 和該第一高分子層，且電性連接于該笫一額外銅單元和該第二額外銅單元。 本發明的目的及解決其技術問題另外還采用以下技術方案來實現。依
據本發明提出的一種集成電路結構，其特征在于其至少包括 一介電層； 一銅線，形成于該介電層中； 一鈍化層，包括有一無機材料，且形成于該 介電層上； 一高分子層，鄰接并形成于該鈍化層上； 一底凸塊金屬層，形 成于該高分子層上；以及一后端鈍化連接線，電性連接于該底凸塊金屬層 和該銅線，其中該后端鈍化連接線包括有一部分位于該高分子層上，以及 另一部分延伸至該高分子層和該鈍化層中，且該后端鈍化連接線物理性地 連接于該銅線。
本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。
前述的集成電路結構，其至少還包括 一額外高分子層，位于該后端 鈍化連接線和該高分子層上，其中該額外高分子層暴露于外界空氣中。
本發明與現有4支術相比具有明顯的優點和有益效果。由以上可知，為達 到上述目的，本發明的一方面在于提供一種集成電路結構。集成電路結構 至少包括有鈍化層；穿孔設于鈍化層中；含銅通道形成于穿孔中；高分子 層形成于鈍化層上，其中高分子層包括有一開口，其暴露出含銅通道；后 端鈍化連接(PPI)線形成于高分子層中，其中后端鈍化連接線延伸至此開口 中，并物理性地接觸于含銅通道；以及底凸塊金屬層形成于后端鈍化連接 線上，并電性連接于后端鈍化連接線。
本發明的又一方面在于提供一種集成電路結構，其中集成電路結構至 少包括有基材；上介電層形成于基材上；銅單元形成于上介電層中；鈍化 層形成于上介電層上；第一開口形成于鈍化層中；第一高分子層形成于鈍 化層上，其中第一高分子層包括有第二開口，其暴露出第一開口；后端鈍 化連接線包括有一粘著層和一含銅層，其中粘著層由第一高分子層延伸至 第一開口和第二開口，且連接于銅單元；第二高分子層形成于第一高分子 層和后端鈍化連接線上；第三開口形成于第二高分子層中；以及底凸塊金 屬層具有至少一部分于三開口中，其中該底凸塊金屬層連接于后端鈍化連 接線。
本發明的又一方面在于提供一種集成電路結構，其中集成電路結構至 少包括有介電層；銅線形成于介電層中；鈍化層包括有無機材料，且形成說明 于介電層上；高分子層鄰接并形成于鈍化層上；底凸塊金屬層形成于高分 子層上；以及后端鈍化連接線電性連接于底凸塊金屬層和銅線，其中后端 鈍化連接線包括有一部分位于高分子層上，以及另一部分延伸至高分子層 和鈍化層中，且后端鈍化連接線物理性地連接于銅線。
本發明的又一方面在于提供一種集成電路結構的形成方法，其中此方 法至少包括提供半導體基材；形成介電層形成于半導體基材上；形成穿 孔于介電層中；形成高分子層于介電層上，其中該介電層具有一開口，且 開口暴露出此穿孔；形成后端鈍化連接線，其具有部分位于高分子層上， 其中后端鈍化連接線延伸至此開口和穿孔中；以及形成底凸塊金屬層于后 端鈍化連接線上，并電性連接于后端鈍化連接線。
本發明的又一方面在于提供一種集成電路結構的形成方法，其中此方 法至少包括提供具有基材、形成于基材上的上介電層以及形成于上介電 層上的銅線的晶圓；形成鈍化層于上介電層上；形成第一開口于鈍化層中； 形成笫一高分子層于鈍化層上；形成第二開口于第一高分子層中，并暴露 出第一開口；形成粘著層于第一高分子層上，并延伸至第一開口和第二開 口；形成晶種層于粘著層上；形成阻擋層，其具有一第三開口，并暴露出 第一開口和第二開口；選擇性地形成一銅層于部分晶種層上，并由第三開 口暴露出；移除阻擋層；移除部分晶種層以及未受阻擋層保護的銅層；形 成第二高分子層于第一高分子層和后端鈍化連接線上；形成第四開口形成 于第二高分子層中，并暴露出部分銅層；形成底凸塊金屬層，其中部分底
凸塊金屬層位于第四開口中。
借由上述技術方案，本發明無鋁墊的后端集成電路的晶圓級封裝結構 至少具有可減少電阻電容延遲(RC-De 1 ay)效應和減少制程成本的優點及有 益效果。
綜上所述，本發明是有關于一種集成電路結構，包括有鈍化層；穿孔 設于鈍化層中；含銅通道形成于穿孔中；高分子層形成于鈍化層上，其中 高分子層包括有一開口，并暴露出含銅通道；后端鈍化連接(PPI)線形成于 高分子層中，其中后端鈍化連接線延伸至此開口中，并物理性地接觸于含 銅通道；以及底凸塊金屬層形成于后端鈍化連接線上，并電性連接于后端 鈍化連接線。本發明提出的集成電路結構，可減少電阻電容延遲(RC-Delay) 效應和減少制程成本。
本發明具有上述優點及實用價值，其不論在產品結構或功能上皆有較 大改進，在技術上有顯著的進步，并產生了好用及實用的效果，且較現有 的集成電路具有增進的突出功效，從而更加適于實用，并具有產業的廣泛 利用價值，誠為一新穎、進步、實用的新設計。
上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發明的上述和 其他目的、特征和優點能夠更明顯易懂，以下特舉較佳實施例，并配合附 圖，詳細說明如下。
圖1為一現有習用的后端結構，其中一鋁墊形成于上金屬層中的一后 鈍化層連接線和一銅單元之間。
圖2及圖3C至圖16為本發明無鋁墊的后端集成電路的晶圓級封裝結 構的 一 實施例的制程剖面圖。
圖3A和圖3B為繪示圖2的部分俯視圖。
10:晶圓20半導體基材
22:層間介電層24介電層
26:金屬線28金屬線、銅單元
30:介電層32鈍化層
34穿孑L36高分子層
38開口
40層化祐著層
4 02:薄晶種層40金屬線
46阻擋層48開口
50通道52后鈍化層連接線
54高分子層56開口
58底凸塊金屬晶種層60阻擋層
62開口64底凸塊金屬層
68焊球
70額外后鈍化層連接線72銅單元
102金屬線104鈍化層
106鋁墊108鋁通道
110鈍化層112高分子層
114后鈍化連接線116高分子層
118底凸塊金屬層120焊球
具體實施例方式
為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功 效，以下結合附圖及較佳實施例，對依據本發明提出的無鋁墊的后端集成電 路的晶圓級封裝結構其具體實施方式
、結構、特征及其功效，詳細說明如 后。為了方便說明，在以下的實施例中，相同的元件以相同的編號表示。
請參照圖2， 一晶圓10包括有半導體基材20。半導體基材20可以一塊狀硅(Bulk si 1 icon)基材或絕緣上覆硅(Si 1 icon-on-insula tor)基材， 其他半導體材料包括III族、IV族及V族材料亦可使用。集成電路元件， 例如電晶體(未繪示)，形成于半導體基材20的表面。晶圓IO還包括有層 間介電層(Inter-layer dielectric; ILD) 22形成于半導體基材20上，以 及金屬層形成于層間介電層22上。圖2繪示出一底金屬層和上金屬層，底 金屬層包括有金屬線26形成于介電層24中，上金屬層包括有金屬線28形 成于介電層30中，正如習知技藝所知更多金屬層可形成于上金屬層和底金 屬層之間。在本實施例中，在金屬層中的介電層，包括介電層24及30較 佳由低k值介電常數材料所形成。在其他實施例中，介電層30形成于上金 屬層上，在此實施例中，介電層可以由非摻雜的硅玻璃(Un-doped Silicate Glass; USG)、氮化硅、氮氧化硅或其他常用材料所形成。低k值介電常數 材料的介電常數(k值)較佳小于3. 9,更佳小于2. 8。金屬線26及28較佳 由銅或銅合金所形成，因而可分別選擇性地視為銅單元26及28，雖然金屬 線26及28亦可由其他金屬所形成。熟悉此領域者應可了解形成金屬層的 細節，為了簡易說明，在以下說明圖示中，半導體基材20、層間介電層22 及此些金屬層中的較低部分并未繪示。
圖2亦繪示有鈍化層32，其形成于介電層30上。 一蝕刻終止層(未繪 示)可形成于鈍化層32和介電層30之間，在此較佳實施例中，鈍化層32 由無機材料所形成，無機材料可選自非摻雜的硅玻璃(USG)、氮化硅、氮氧 化硅、氧化硅及其任意組合。
鈍化層32可圖案化，以形成穿孔34,穿孔34中可形成有銅單元28， 穿孔34較佳明顯小于接墊以及后續在晶圓上所形成的底凸塊金屬層 (Under-Bump Metallurgy; UBM)。穿孔34專支佳具有一尺寸，其大于3 ja m x3um。在一實施例中，穿孔34可具有尺寸約5 iamx 5 nm。圖3A繪示圖 2的部分俯視圖，其繪示出穿孔34直接形成于部分銅單元28(銅線)上。銅 單元28亦可為一金屬墊或一通道，第3B圖繪示另一實施例，其中銅單元 28—銅墊，且具有一寬度大于一連接銅線。在其他實施例中，如圖3C所示， 其一剖面圖，銅單元28—通道形成于上金屬層中，并由穿孔34所暴露出。
圖4繪示高分子層36的形成和圖案化，高分子層36較佳一高分子材 料所形成，例如環氧化物、聚亞酰胺(Polyimide; PI)、苯并環丁烯(BCB) 及聚苯(PB0)等，亦可使用其他軟性、有機的介電材料，其較佳形成方法包 括旋轉涂布或其他常用方法。高分子層36的厚度較佳約介于5jnm和30jam 之間。值得注意的是，在本說明中的尺寸僅為范例，其可隨著集成電路的
孩i小^:而對應改變。
高分子層36可進行圖案化來形成開口 38，而暴露出穿孔34和銅單元28。可利用光顯影技術來圖案化高分子層36，接著，進行固化(Curing)步 驟，以固化高分子層36。
請參照圖5，粘著層401完全形成且覆蓋于高分子層36以及開口 34及 38的側壁和底部上。粘著層401可具有常用阻隔材料，例如鈦、氮化鈥、 鉭、氮化鉭及其任意組合，并可利用物理氣相沉積(Physical vapor deposition; PVD)或濺鍍(Sputtering)等方式形成。粘著層401可增進后 續形成的銅線在高分子層36上的接著能力，粘著層401的厚度較佳可約介 于30nm和100nm之間，更^f圭約50nm。
薄晶種層402完全形成于粘著層401上，薄晶種層402的材料包括有 銅或銅合金，以及金屬例如銀、金、鋁及其任意組合。薄晶種層402的 材料亦可包括有鋁或鋁合金。在一實施例中，薄晶種層402利用'踐鍍方式 來形成，在其他實施例中，其他常用方法亦可使用，例如物理氣相沉積 或無電電鍍(Electroless plating)，薄晶種層402較佳具有一厚度約小于 500nm。粘著層401和薄晶種層402在后續圖示中繪示為層40。值得注意的 是，雖然圖5和后續圖示中繪示層40完全填滿穿孔34，在其他特殊例子中， 層40可僅填滿于穿孔34的底部。
請參照圖6，阻擋層46預先形成，阻擋層46較佳由光阻材料所形成， 其厚度約大于5ym，更佳約介于10 jum和50jn m之間，阻擋層46可被圖案 化，以形成開口 48，而暴露出部分層40和開口 34及38。
在圖7中，開口 48選擇性地填入一金屬材料，開口 34(如圖4所示) 亦被完全填滿，而形成通道(Via)50。在此較佳實施例中，此填入材料包括 銅或銅合金，其他材料，例如鋁、銀、金及其任意組合，亦可使用，其 形成方法包括有濺鍍、印刷、電鍍、無電電鍍及常用化學氣相沉積法 (Chemical vapor deposition; CVD)。
在填入金屬材料于開口 34及38時，相同金屬材料亦形成于開口 48中， 而形成金屬線403。在此說明中，金屬線403及其下方的層40可視為后鈍 4b層連接(Post-passivation interconnect; PPI)線52， PPI線52較佳具 有一厚度約小于30jum，更佳約介于2jam和lOiam之間。PPI線52更可包 括有含鎳層(未繪示)于銅線403的上方，其形成方法包括有濺鍍、印刷、 電鍍、無電電鍍及化學氣相沉積法等。
在圖8中，阻擋層46可被移除，此時，阻擋層46可以一千膜光阻(Dry Film),其可利用^5威性溶液來移除，若阻擋層46由光阻材料所形成，其可 利用例^口 NMP (n—methyl pyrrol idone) 、 DMSO (dimethyl sulfoxide)或 aminoethoxy ethanol等溶液來移除。因此，暴露出位于阻擋層46下方的 層40。
請參照圖9,層40所暴露出的部分所具有的粘著層和薄晶種層可被移除，在一實施例中，此移除步驟可包括利用一氨基酸來進行等方向性濕蝕
刻(Isotropic wet etching),由于其過程短暫而可-見為快速蝕刻(Flash etching)。
圖10繪示高分子層54的形成和圖案化，高分子層54可具有高分子材 料，其可選自環氧化物、聚亞酰胺(PI)、苯并環丁蹄(BCB)及聚苯(PBO)等， 并利用相同于高分子層36的方法來進行圖案化。開口 56形成于高分子層 54，以暴露出PPI線52。由于高分子層36及56軟性材質，因而可具有減 少晶圓內應力的功效。另外，高分子層可輕易地形成數十微米(Microns)。
接著，如圖11所示，形成底凸塊金屬(UBM)晶種層58，其包括有一鈦 層及一銅晶種層位于鈦層上。UBM晶種層58可選擇性地包括有復數層，其 選自一鉻銅合金層形成于一鉻層上、 一銅層形成于一鈦鴒合金層上、 一鎳 釩合金層形成于一鋁層上、 一鎳釩合金層形成于一鈦層上以及其上述任意 組合。
圖12繪示阻擋層60的形成，其材料大致相同于阻擋層46(如圖6所示)， 開口 62形成于阻擋層60中，以暴露出部分UBM晶種層58。接著，如第13 圖所示，底凸塊金屬(UBM)層64形成于開口 62中，其形成方法大致相同于 金屬線403。 UBM層64較佳由銅或銅合金所形成，其亦可包括4艮、鉻、鎳、 錫、金或其任意組合，來形成于銅層上。UBM層64具有一厚度約介于ljum 和20 jam之間。
圖14繪示阻擋層60的移除以及所暴露的UBM晶種層58,其細節相似 于圖8和圖9，因而在此不再贅述。在圖15中，焊球68設置于UBM層64 上，正如現有習知技藝所知，焊球68可包括有合金例如錫、鉛、銀、銅、 鎳及鉍等，或者，亦可利用例如電鍍或印刷等方法來形成銅凸塊(B咖p)于 UBM層64上，以取代焊球68。接著，晶圓10可被切割，并被封裝于一封 裝結構或其他晶片上，且具有焊球68設置于封裝結構或其他晶片的接墊上。
值得注意的是，若需進行更多其他步驟，相似于PPI線52的額外導電 層可形成于PPI線52和UBM層64之間。再者，額外PPI線可與PPI線52 同時形成，其中額外PPI線亦可僅用以相互連接于銅單元之間，如圖16所 示的額外PPI線70,其連接于上金屬層的二銅單元72之間。
本發明的實施例具有多個優點，其可避免使用鋁墊于上金屬單元28和 銅PPI線52之間，因而減少電阻電容延遲(RC-Delay)效應，且由于可減少 制程步驟，因而減少制程成本。
以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式 上的限制，雖然本發明已以較佳實施例揭露如上，然而并非用以限定本發 明，任何熟悉本專業的技術人員，在不脫離本發明技術方案范圍內，當可利 用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例 所作的任何簡單修改、等同變化與修飾，均仍屬于本發明技術方案的范圍 內。
權利要求
1. 一種集成電路結構，其特征在于其至少包括一鈍化層；一穿孔，設于該鈍化層中；一含銅通道，形成于該穿孔中；一高分子層，覆蓋于該鈍化層上，其中該高分子層包括有一開口，其暴露出該含銅通道；一后端鈍化連接線，形成于該高分子層中，其中該后端鈍化連接線延伸至該開口中，并物理性地接觸于該含銅通道；以及一底凸塊金屬層，形成于該后端鈍化連接線上，并電性連接于該后端鈍化連接線。
2. 根據權利要求1所述的集成電路結構，其特征在于其中所述的后端 鈍化連接線與該含銅通道的部分區域由相同材料所形成。
3. 根據權利要求2所述的集成電路結構，其特征在于其中所述的含銅 通道包括有一銅層，其形成于一粘著層上，該粘著層由該高分子層連續延 伸至該穿孔的底部。
4. 根據權利要求1所述的集成電路結構，其特征在于其至少還包括 一介電層；以及一銅單元，形成于該介電層中，且位于該鈍化層的下方，其中該銅單 元物理性地鄰接于該含銅通道。
5. 根據權利要求1所述的集成電路結構，其特征在于其至少還包括 一額外高分子層，形成于該后端鈍化連接線和該高分子層上，其中該底凸塊金屬層至少具有部分位于該額外高分子層的一開口中。
6. 根據權利要求l所述的集成電路結構，其特征在于其中所述的鈍化 層物理性地接觸于該高分子層。
7. 根據權利要求l所述的集成電路結構，其特征在于其中所述的含銅 通道具有一寬度大于3jam。
8. 根據權利要求1所述的集成電路結構，其特征在于其至少還包括 一焊球，設置于該底凸塊金屬層上。
9. 一種集成電路結構，其特征在于其至少包括 —基材；—上介電層，形成于該基材上； —銅單元，形成于該上介電層中； —鈍化層，形成于該上介電層上； —第一開口，形成于該鈍化層中；一第一高分子層，形成于該鈍化層上，其中該第一高分子層包括有一 第二開口，其暴露出該第一開口；一后端鈍化連接線，包括有一粘著層和一含銅層，其中該粘著層由該 第 一高分子層延伸至該第 一開口和該第二開口 ，且連接于該銅單元； 一第二高分子層，形成于該第一高分子層和該后端鈍化連接線上； 一第三開口，形成于該第二高分子層中；以及一底凸塊金屬層，具有至少一部分于該第三開口中，其中該底凸塊金 屬層連接于該后端鈍化連接線。
10. 根據權利要求9所述的集成電路結構，其至少還包括 一第一額外銅單元和一第二額外銅單元，形成于該上介電層中；以及 一額外后端鈍化連接線，位于該第一高分子層上，其中該額外后端鈍化連接線包括有一部分延伸至該鈍化層和該第一高分子層，且電性連接于 該第一額外銅單元和該第二額外銅單元。
11. 一種集成電路結構，其特征在于其至少包括 一介電層；一銅線，形成于該介電層中；一鈍化層，包括有一無機材料，且形成于該介電層上；一高分子層，鄰接并形成于該鈍化層上；一底凸塊金屬層，形成于該高分子層上；以及一后端鈍化連接線，電性連接于該底凸塊金屬層和該銅線，其中該后 端鈍化連接線包括有一部分位于該高分子層上，以及另一部分延伸至該高 分子層和該鈍化層中，且該后端鈍化連接線物理性地連接于該銅線。
12. 根據權利要求11所述的集成電路結構，其特征在于其至少還包括: 一額外高分子層，位于該后端鈍化連接線和該高分子層上，其中該額外高分子層暴露于外界空氣中。
全文摘要
本發明是有關于一種集成電路結構，包括有鈍化層；穿孔設于鈍化層中；含銅通道形成于穿孔中；高分子層形成于鈍化層上，其中高分子層包括有一開口，并暴露出含銅通道；后端鈍化連接(PPI)線形成于高分子層中，其中后端鈍化連接線延伸至此開口中，并物理性地接觸于含銅通道；以及底凸塊金屬層形成于后端鈍化連接線上，并電性連接于后端鈍化連接線。本發明提出的集成電路結構，可減少電阻電容延遲(RC-Delay)效應和減少制程成本。
文檔編號H01L23/522GK101425493SQ20081008921
公開日2009年5月6日 申請日期2008年4月8日 優先權日2007年11月1日
發明者楊斐杰, 游秀美, 鄭嘉仁, 郭祖寬, 陳世明 申請人:臺灣積體電路制造股份有限公司