專利名稱：應用hdp淀積的源-體注入阻擋塊的器件結構及制造方法
技術領域：
本發明涉及一種半導體功率器件。更具體地，本發明涉及一種通過應用 低掩模數的，并且基于高密度等離子的制造工藝提供的具有厚底溝道氧化的 溝道柵或分裂柵的MOSFET (金屬氧化物半導體場效應晶體管)器件的經改 進的新型制造工藝及器件結構。
背景技術：
為了減少半導體功率器件的功耗及提高其開關速度，要求進一步減小柵 電容。通常，在溝道柵MOSFET器件中，通過在溝道柵的溝道底部上形成厚 氧化層實現低柵電容。或者，溝道柵被形成為分裂柵以減小柵電容。但是， 為了在溝道底部上形成厚氧化層或在溝道中形成帶有裂隙和互相絕緣的底和 頂柵節段的分裂柵，通常需要附加的工藝步驟。這些附加的工藝步驟可能對 器件產量及成本產生不利影響，并且由于可能在實行更復雜的制造工藝時引 進的潛在誤差進一步降低器件可靠性。
因此，在半導體功率器件設計和制造的技術上仍需要在形成功率器件中 提供新型的制造方法和器件結構以使上述問題和限制得到解決。理想的是簡 化在溝道柵底部形成厚氧化層的制造工藝。或者，更理想的是簡化形成半導 體功率器件的溝道中分裂柵的工藝，從而能夠解決技術上的限制。
發明內容
本發明的一個目的是通過應用能夠控制目標區域的等離子淀積的新型制 造方法提供一種改進的新型半導體功率器件。該HDP (高密度等離子)淀積 方法能夠通過應用溝道底部的厚氧化層的HDP淀積簡化該工藝，因此溝道底 部的厚氧化層的形成能夠顯著簡化，故上述技術難題能夠得到解決。
尤其是，本發明的另一個目的是通過應用控制預先定義的目標區域中的 絕緣層的HDP淀積技術的新型制造方法提供一種改進的新型半導體功率器件。該新型HDP方法能夠同時淀積溝道底部及臺面區域的厚氧化層以作為注 入掩模，因此制造半導體功率器件所要求的掩模數得以減少。
本發明的另一個目的是通過應用控制預先定義的目標區域中的絕緣層的 HDP淀積技術的新型制造方法提供一種改進的新型半導體功率器件。該新型 HDP方法能夠同時淀積分裂柵的底柵節段頂部及臺面區域上的厚氧化層以 作為注入掩模，因此制造帶有分裂柵的半導體功率器件所要求的掩模數得以 減少。
概括地說，為達上述目的，本發明提供一種溝道半導體功率器件，該溝 道半導體功率器件包括溝道柵，該溝道柵從半導體襯底的頂表面開口并由源 區域包圍，該源區域在漏區域上方的頂表面附近被包圍在體區域中，該漏區 域設置在襯底的底表面上。該半導體功率器件進一步包括設置在體區域邊上 的臺面區域的頂表面上方的注入離子阻擋塊，以阻擋體注入離子和源離子進 入臺面區域下方的襯底，由此用于制造半導體功率器件的掩模數能夠得以減 少。
所述的注入離子阻擋塊進一步包括具有大于0.3微米，且最好在0.5 1.5 微米之間的厚度的氧化層。
所述的注入離子阻擋塊進一步包括化學氣相淀積(CVD)的氧化層。該 CVD氧化可以應用LPCVD (低壓化學氣相淀積)或PECVD (等離子體增強 化學汽相淀積)設備，采用硅烷和氧氣在低壓下淀積。也可以應用APCVD (低溫常壓化學氣相沉積)技術淀積該氧化層。
所述的注入離子阻擋塊進一步包括熱氧化層。熱氧化在900°C 1150°C 的溫度范圍內，用氧氣或帶有氮氣的氧氣在常壓下或經提高的壓力下進行。
所述的注入離子阻擋塊進一步包括HDP氧化層。該HDP氧化層通常用 作于STI (Shallow Trench Isolation,淺溝道絕緣)的溝道填充氧化，或在深 亞微米技術的平面化多金屬化層的時候用作間隙填充電介質。
所述的溝道半導體功率器件進一步包括HDP淀積的具有大于溝道柵側 壁上的柵氧化層厚度的、設置在溝道柵的底表面上的厚氧化層。并且，所述 的注入離子阻擋塊進一步包括具有大于0.3微米，且最好在0.5 1.5微米之 間的厚度、并與設置在溝道柵底表面上的HDP淀積的厚氧化層同時形成的 HDP氧化層。由于HDP工藝本身導致平整的水平表面上比垂直的側壁區域或表面上形成更厚的氧化層，因此實現上述要求是完全可能的。
所述的體區域被分離為設置在溝道柵的相對兩側的兩個分離的體區域。 所述的體區域構成一個合并的體區域，該體區域從設置在溝道柵的相對
兩側的兩個分離的體區域合并，且在該體區域的底部中心附近具有倒V形的
尖頂點。
所述的半導體功率器件進一步包括設置在其頂部的具有多個接觸點開口
的絕緣保護層，該接觸點開口穿過該保護層打開并延伸到所述體區域，該半 導體功率器件進一步包括設置在每一個接觸點開口下方的源/體歐姆接觸摻
雜區域，用于提高對于體/源區域的歐姆接觸。
所述的體區域構成一個合并的體區域，該區域從設置在溝道柵的相對兩
側的兩個分離的體區域合并，且在該體區域的底部中心附近具有倒V形的尖
頂點；其中半導體功率器件具有在倒V形尖頂點附近提供最低擊穿電壓的結
構，用于在溝道中間附近誘發擊穿。
所述的半導體功率器件進一步包括MOSFET器件。 所述的半導體功率器件進一步包括N溝道MOSFET器件。 所述的半導體功率器件進一步包括P溝道MOSFET器件。 所述的半導體功率器件進一步包括一個終端區域，其中的注入離子阻擋
塊具有比臺面區域上的注入離子阻擋塊更大的寬度，用于在該終端區域中分
離所述的體區域并形成浮動的體區域，以在由終端區域中的浮動的體區域包
圍的溝道柵中至少形成一個保護環。
所述的半導體功率器件進一步包括一個與場效應晶體管(FET)集成的
肖特基(Schottky) 二極管，該Schottky 二極管包括一個相鄰于源區域設置
的、摻雜濃度大于所述體區域的體摻雜區域，該體摻雜區域具有與注入離子
阻擋塊基本對齊的區域邊界。
所述的溝道柵進一步包括分裂柵(屏蔽柵)，該分裂柵包括由絕緣層覆蓋
的下柵節段和位于該絕緣層上方的上柵節段。
所述的溝道柵進一步包括分裂柵(屏蔽柵)，該分裂柵包括由絕緣層覆蓋
的下柵節段和位于該絕緣層上方的上柵節段；以及，該溝道柵進一步包括設
置在溝道柵的底表面上的、并具有比襯墊溝道柵側壁的柵氧化層更大厚度的
厚氧化層。所述的半導體功率器件進一步包括和HDP淀積的厚氧化層一樣的、設置 在溝道柵底部的厚氧化層，并且所述的注入離子阻擋塊進一步包括與設置在 溝道柵底部的厚氧化層同時形成的HDP淀積的氧化層。
本發明進一步提供了一種制造溝道半導體功率器件的方法。該方法包括 從半導體襯底的頂表面打開多個溝道并且在溝道的側壁和底表面上形成柵絕 緣層的步驟。該方法進一步包括在臺面區域的頂表面上方距所述溝道一定距 離之處形成用于阻擋體注入離子和源離子進入臺面下方襯底的注入離子阻擋 塊的步驟，由此用于制造半導體功率器件的掩模數能夠得以減少。
所述的形成注入離子阻擋塊的步驟進一步包括在臺面區域中形成具有 大于0.3微米，最好在0.5 1.5微米之間的厚度的氧化層的步驟。
所述的形成注入離子阻擋塊的步驟進一步包括應用CVD形成臺面區 域中的氧化層的步驟。該CVD氧化可以應用LPCVD或PECVD設備，采用 硅垸和氧氣在低壓下淀積；也可以應用APCVD技術淀積該氧化層。
所述的形成注入離子阻擋塊的步驟進一步包括應用熱氧化形成臺面區 域中的氧化層的步驟。熱氧化可以在90(TC 1150'C溫度范圍內，采用氧氣 或帶有氮氣的氧氣在常壓下或經提高的壓力下進行。
所述的形成注入離子阻擋塊的步驟進一步包括:應用HDP淀積工藝淀積 臺面區域中的氧化層的步驟。該HDP氧化通常用作用于STI的溝道填充氧化， 或在深亞微米技術的平面化多金屬化層的時候用作間隙填充電介質。
本方法進一步包括:應用HDP淀積工藝在溝道柵的底表面上淀積具有大 于襯墊溝道柵側壁的柵氧化層厚度的厚氧化層的步驟。并且，該方法進一步 包括應用在溝道底表面上淀積厚氧化層的HDP淀積工藝同時形成注入離子 阻擋塊的另一個步驟，以形成作為臺面區域中的注入離子阻擋塊，并具有大 于0.3微米、最好在0.5 1.5微米之間的厚度的HDP氧化層。由于HDP工 藝本身導致平整的水平表面上比垂直的側壁區域或表面上形成更厚的氧化 層，因此實現上述要求是完全可能的。
本方法進一步包括以所述的注入離子阻擋塊對臺面區域進行阻擋，將 體離子注入到半導體襯底中，并將該體離子擴散到被分離設置在所述溝道的 相對兩側的兩個分離的體區域的體區域中的步驟。
本方法進一步包括以所述的注入離子阻擋塊對臺面區域進行阻擋，將體離子注入到半導體襯底中，并將該體離子擴散到把設置在所述溝道柵的相
對兩側的兩個分離的體區域合并的，且在其底部中心附近具有倒V形尖頂點
的合并體區域中的步驟。
本方法進一步包括在半導體功率器件的頂部形成絕緣保護層，并穿過 該保護層打開多個接觸點開口并將其延伸到所述體區域的步驟。該方法進一 步包括注入源/體歐姆接觸摻雜以形成每一個接觸點開口下方的源/體歐姆接 觸摻雜區域，用以提高對于體/源區域的歐姆接觸的步驟。
本方法進一步包括以所述的注入離子阻擋塊對臺面區域進行阻擋，將 體離子注入到半導體襯底中，并將該體離子擴散到把設置在所述溝道柵的相 對兩側的兩個分離的體區域合并的，且在其底部中心附近具有倒V形尖頂點 的合并體區域中的步驟。并且該方法進一步包括構造在倒V形尖頂點附近 具有最低的擊穿電壓，用以在所述體區域底部附近誘發擊穿的半導體功率器 件的另一個步驟。
通過下文結合各個附圖對優選實施例的詳盡敘述，本發明的上述及其他 目的和優點對于本技術領域的普通技術人員無疑將是顯而易見的。
圖1A 圖1G顯示了應用新型HDP工藝，使用低掩模數的掩模來形成 本發明的溝道MOSFET器件的制造工藝的剖面圖2是本發明中顯示圖l所示的MOSFET器件的終端區域中的保護環結 構的剖面圖3A 圖3C顯示了應用新型HDP工藝，使用低掩模數的掩模來形成 本發明中帶有厚氧化層和埋設了肖特基FET的溝道MOSFET器件的制造工 藝的剖面圖4A 圖4E顯示了應用新型HDP工藝，使用低掩模數的掩模來形成 本發明中帶有分裂柵和溝道底部厚氧化層的溝道MOSFET器件的制造工藝 的剖面圖5A 圖5E顯示了應用新型HDP工藝，使用低掩模數的掩模來形成 本發明中帶有分裂柵的溝道MOSFET器件的制造工藝的剖面圖6A 圖6C顯示了應用新型HDP工藝，使用低掩模數的掩模和MOSFET器件中臺面區域上的注入離子阻擋塊來形成本發明的溝道 MOSFET器件的制造工藝的剖面圖。
具體實施例方式
下文將參考結合附圖1 附圖6對本發明進行詳盡敘述。
參考作為說明本發明新型的溝道MOSFET器件的制造工藝的剖面圖的 圖1A 圖1G。圖1A中，首先用第一掩模(圖中未顯示)在半導體襯底105 上支撐的外延層110中打開多個溝道108。然后，用HDP氧化方法形成溝道 底部的厚氧化層115和溝道側壁上的較薄氧化層119及襯底頂表面上的較厚 氧化層120。圖1B中，實行氧化濕刻蝕以刻去包圍溝道108的側壁的較薄氧 化層119以及溝道108附近的厚氧化層120的一部分，僅留下臺面區域中的 厚氧化層120及溝道底部的較厚氧化層115。然后，圖1C中，通過熱氧化形 成柵氧化層125，接著向溝道108填充多晶硅并進行反刻，以在溝道中形成 多晶硅柵130。或者，可以通過淀積形成柵氧化125，最好在低壓下700 900 "C的溫度范圍內混合二氯甲硅烷和氧氣，應用HTO (高溫氧化)技術在溝道 側壁上產生保形氧化淀積層，以及形成其余的HDP氧化。柵氧化厚度可以在 100A 1500A的范圍內或更大，取決于晶體管所要求的柵-源額定電壓。
圖1D中進行體注入，接著進行擴散操作以將體區域135推進到外延層 110中。或者，可以在形成柵氧化層125之前將臺面頂部的氧化區域120和 溝道底部的氧化區域115用作掩模以角度和旋轉注入實行所述體注入。后一 種方法的一個優點在于所述體區域不需要像前一種方法推進得那樣遠，因此， 橫向擴散較小，體區域能夠做得較狹窄，這樣，電路單元能夠排列得更緊密。 然后進行源注入，接著是源區域推進操作以形成源區域140。如圖1D所示， 通過設置在臺面區域中的較厚氧化層120，在實行體注入和源注入時不需要 注入掩模，這樣就實現制造工藝的簡化和成本的節省。
在一個實施例中，厚氧化層120阻擋體注入，因此厚氧化層120的每一 側下方的兩個體區域在擴散之后被完全分離(圖中未顯示)；在另一個實施例 中，擴散之后兩個體區域合并到一起，在兩個溝道的合并區域的中點附近形 成倒V形的外形，如圖1D中所示。倒V形尖頂點的垂直位置可以通過調節 臺面寬度，注入能量和擴散深度小心地控制。圖1E中，在頂表面上淀積例如LTO氧化層(低溫氧化層)和BPSG氧 化層(硼磷氧化層)的絕緣層145。圖IF中，應用第三掩模(未顯示)分別 打開多個源接觸點開口 150-S和柵接觸點開口 150-G。接著進行P+接觸點區 域155的注入并在高溫下將其激活以穿過層145形成源/體金屬歐姆接觸及柵 金屬歐姆接觸。然后，圖1G中，隨著金屬層的淀積及頂表面的圖形化以形 成源金屬160-S和柵襯墊區160-G以及用于對MOSFET器件100的漏連接 170的背面金屬接觸點，完成全部制造工藝。
通過上文所述的MOSFET 100提供了一種改進的新型制造工藝，該 MOSFET 100在溝道柵的底部具有較厚氧化層并且僅用三個掩模制造。該 MOSFET進一步具有一種新穎的結構，其中溝道柵底部的厚氧化層115由 HDP氧化形成為臺面區域中的HDP氧化層120。通過控制臺面寬度，體深度 及P+接觸點注入區域155，可以在P+接觸點注入區域155和倒V形尖頂點 之間產生高電場，因此將在其他區域達到擊穿電壓之前發生該區域的擊穿。
參考圖2，其顯示本發明中圖l所示的MOSFET器件的終端區域中的保 護環結構的剖面圖。為了形成承受較高電壓的保護環的目的，終端區域中的 溝道130'之間的間隔被加大而在溝道柵130'之間具有較寬的間隔，因此體 區域135'形成為如圖所示的分離的浮動區域，從而提供保護環的保護功能。 如果必須，則可以應用分離掩模阻擋n+注入進入保護環區域，但這樣將使制 造帶有保護環的MOSFET器件要求的掩模數增加到四個，與沒有n+區域140 的圖2不同。
參考作為說明應用新型HDP工藝形成本發明的帶有溝道柵底部的厚氧 化層及埋設的Schottky二極管的溝道MOSFET器件的制造工藝的剖面圖的圖 3A 3C。該新方法能用低掩模數的掩模來制造這樣的器件。參考圖1A 圖 1D所示的使用第一掩模完成如圖3A所示的部分器件的制造工藝的工藝步 驟。僅有的不同是，圖3A中的體區域135形成為分離的體區域而不是如圖 1D中所示的被合并到一起的體區域。圖3B中，第二掩模123被用作接觸點 阻擋掩模用于后移HDP表面氧化層120，接著是P+接觸點注入以形成接觸 點注入區域148。
該制造工藝首先去除接觸點阻擋掩模123和LTO/BPSG絕緣層的淀積， 然后將第三掩模用作接觸點掩模穿過絕緣層打開金屬接觸點開口。 BPSG回流之后，淀積Schottky屏障170及其后的金屬層160并將其圖形化為源區和 柵區，如上文所述及如圖1E 圖1G所示。因此，用四個掩模完成如圖3C 所示的最后結構，該結構在每個電路單元中具有MPS (Merged PIN/Schottky) 或JBS (junction barrier schottky)整流器。具體地，Schottky屏障層170， P 體區域135和分離的P體區域之間的N外延區域構成MPS/JBS，極大地減小 了反導電模式的MOSFET體二極管上的電壓降。
參考作為說明應用新型HDP工藝用低掩模數的掩模形成本發明的帶有 分裂柵和溝道底部的厚氧化層的溝道MOSFET器件的制造工藝的剖面圖的 圖4A 4E。圖4A中，首先用第一掩模(未顯示)在半導體襯底205上支撐 的外延層210中打開多個溝道208。然后，用氧化層的HDP淀積形成溝道底 部的厚氧化層215及襯底頂表面上的較薄氧化層219和較厚氧化層220。圖 4B中，實行多晶硅柵的淀積及多晶硅的反刻以形成溝道208底部的柵225 的底部節段。圖4C中，實行氧化層的第二 HDP淀積以在第一 HDP氧化層 215和第一柵節段225的頂部淀積第二氧化層230。圖4D中，實行氧化層刻 蝕以刻去部分氧化層230及包圍溝道208的側壁的較薄氧化層219的上部。 該氧化層刻蝕也去除第二HDP層230及溝道208附近的一部分厚氧化層220， 僅留下臺面區域中的厚氧化層220和底部柵節段頂部的厚第二 HDP氧化層 230。圖4E中，通過淀積第二多晶硅層240，并接著通過多晶硅反刻形成分 離柵，以在通過第二 HDP氧化淀積工藝過程中形成的中間多晶硅絕緣層230 的頂部形成上柵節段240。形成分離柵之后，根據如圖1D 圖1G所示的步 驟進行MOSFET的其他制造工藝過程。
參考作為說明應用新型HDP工藝用低掩模數的掩模形成本發明的帶有 分裂柵的溝道MOSFET器件的制造工藝的剖面圖的圖5A 5E。該制造工藝 與圖4A 圖4E所述的工藝相似。僅有的不同如圖5A和圖5B所示，其中厚 度均勻的正常的熱氧化層215'形成在溝道底部，而不是如圖4A和圖4B中 所示的HDP氧化淀積形成厚溝道底部氧化215。如圖5C 圖5E所示的其余 的工藝步驟與圖4C 圖4E所示的步驟基本相同，僅有的不同在于臺面區域 中的厚氧化層230僅通過HDP氧化淀積形成，因為與圖4A 圖4E所示的 工藝不同，僅有一個HDP氧化淀積過程。因此，可以用低掩模數的掩模利用 在不同的目標區域形成不同厚度的氧化層的HDP氧化淀積工藝的優點制造帶有分裂柵的MOSFET器件。
減少MOSFET制造工藝中的掩模數的目標也可以用常規的熱氧化工藝 或CVD淀積實現。圖6A 圖6C說明了這樣的工藝。圖6A中，通過熱氧化 或CVD淀積生長厚氧化層620，該厚氧化層620被用作硬掩模，通過應用該 溝道掩模在襯底605上的外延層610中刻蝕溝道608。圖6B中，實行氧化后 移刻蝕以去除形成源/體注入阻擋的溝道附近的氧化層。然后在進行體注入和 源注入之前遵循標準工藝在溝道內形成柵以形成分裂柵或正常柵。或者，體 注入和源注入可以在柵形成之前實行，用光刻膠630填充溝道以阻擋源體注 入進入溝道底部，如圖6C所示。然后通過正常的制造工藝完成該器件。
上文雖然按照了優選實施例對本發明進行了敘述，但應該理解的是，本 文所披露的內容不應被解釋為限制。通過上文的敘述，各種替代及修改對于 本技術領域的熟練人員無疑將是顯而易見的。因此，權利要求將涵蓋落入本 發明的真實精神和范圍內的所有替代和修改。
權利要求
1. 一種溝道半導體功率器件，其特征在于，該溝道半導體功率器件包括溝道柵，該溝道柵從半導體襯底的頂表面開口并由源區域包圍，該源區域在漏區域上方的頂表面附近被包圍在體區域中，該漏區域設置在襯底的底表面上，其中該半導體功率器件進一步包括設置在所述體區域邊上的臺面區域頂表面上方的注入離子阻擋塊，該注入離子阻擋塊具有基本阻擋體注入離子進入所述臺面區域下方襯底的厚度，由此用于制造所述半導體功率器件的掩模數能夠得以減少。
2. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的注入離子 阻擋塊進一步包括具有大于0.3微米厚度的氧化層。
3. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的注入離子 阻擋塊進一步包括化學氣相淀積的氧化層。
4. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的注入離子 阻擋塊進一步包括熱氧化層。
5. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的注入離子 阻擋塊進一步包括高密度等離子氧化層。
6. 如權利要求1所述的溝道半導體功率器件，其特征在于，該溝道半導體功 率器件進一步包括由高密度等離子淀積的，具有大于襯墊溝道柵側壁的柵氧化層厚度的， 并設置在所述溝道柵的底表面上的厚氧化層；以及所述的注入離子阻擋塊進一步包括具有大于0.3微米厚度的，并與設置 在所述溝道柵底表面上的高密度等離子淀積的厚氧化層同時形成的高密度等 離子氧化層。
7. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的體區域被 分離為設置在所述溝道柵的相對兩側的兩個分離的體區域。
8. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的體區域構 成一個合并的體區域，該體區域從設置在所述溝道柵的相對兩側的兩個分離 的體區域合并，以及在所述體區域的底部中心附近具有倒V形的尖頂點。
9. 如權利要求1所述的溝道半導體功率器件，其特征在于，該溝道半導體功 率器件進一步包括在所述半導體功率器件的頂部設置的具有多個接觸點開口的絕緣保護 層，該接觸點開口穿過該保護層打開并延伸到所述體區域；所述半導體功率 器件進一步包括設置在每一個接觸點開口下方的源/體歐姆接觸摻雜區域，用 于提高對于體/源區域的歐姆接觸。
10. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的體區域 構成一個合并的體區域，該區域從設置在所述溝道柵的相對兩側的兩個分離 的體區域合并，以及在所述體區域的底部中心附近具有倒V形的尖頂點；其 中所述半導體功率器件具有在所述倒V形尖頂點附近提供最低的擊穿電壓的 結構，用于在所述體區域的底部附近誘發擊穿。
11. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的半導體 功率器件進一步包括金屬氧化物半導體場效應晶體管器件。
12. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的半導體 功率器件進一步包括N溝道金屬氧化物半導體場效應晶體管器件。
13. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的半導體 功率器件進一步包括P溝道金屬氧化物半導體場效應晶體管器件。
14. 如權利要求1所述的溝道半導體功率器件，其特征在于，該溝道半導體功率器件進一步包括終端區域，其中所述的注入離子阻擋塊具有比所述臺面區域上的注入離 子阻擋塊更大的寬度，用于在所述終端區域中分離所述體區域，并形成浮動 的體區域，以在由所述終端區域中的所述浮動的體區域包圍的溝道柵中至少 形成一個保護環。
15. 如權利要求1所述的溝道半導體功率器件，其特征在于，該半導體功率 器件進一步包括集成的肖特基場效應晶體管，其包括相鄰于所述源區域設置的摻雜濃度 大于所述體區域的體摻雜區域，所述的體摻雜區域具有與所述注入離子阻擋 塊基本對齊的區域邊界。
16. 如權利要求1所述的溝道半導體功率器件，其特征在于，所述的溝道柵 進一步包括分裂柵，該分裂柵包括由絕緣層覆蓋的下柵節段，以及處于該絕 緣層上方的上柵節段。
17. 如權利要求1所述的溝道半導體功率器件，其特征在于，其中 所述的溝道柵進一步包括分裂柵，該分裂柵包括由絕緣層覆蓋的下柵節段，以及處于該絕緣層上方的上柵節段；以及所述的溝道柵進一步包括設置在所述溝道柵底表面上的，并具有比襯墊 溝道柵側壁的柵氧化層更大厚度的厚氧化層。
18. 如權利要求17所述的溝道半導體功率器件，其特征在于，設置在所述的 溝道柵底部的厚氧化層為高密度等離子淀積的厚氧化層；并且所述的注入離 子阻擋塊進一步包括與設置在所述溝道柵底部的厚氧化層同時形成的高密度 等離子淀積的氧化層。
19. 一種溝道半導體功率器件，其特征在于，該溝道半導體功率器件包括設置在溝道柵底表面上的，并具有大于襯墊溝道柵側壁的柵氧化層厚度的，高密度等離子淀積的厚氧化層；和注入離子阻擋塊，其包括與設置在所述溝道柵底表面上的高密度等離子淀積的厚氧化層同時形成的，并具有大于0.3微米厚度的高密度等離子氧化 層。
20. —種制造溝道半導體功率器件的方法，其特征在于，該方法包括從半導體襯底的頂表面打開多個溝道，并且在所述溝道的側壁和底表面上形成柵絕緣層；和在臺面區域的所述頂表面上方距所述溝道一定距離之處形成用于阻擋體 注入離子和源離子進入臺面下方的襯底的注入離子阻擋塊，由此用于制造所 述半導體功率器件的掩模數能夠得以減少。
21. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，形 成所述的注入離子阻擋塊的步驟，進一步包括在所述臺面區域中形成具有大 于0.3微米厚度的氧化層的步驟。
22. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，形 成所述的注入離子阻擋塊的步驟，進一步包括應用化學氣相淀積形成氧化層 的步驟。
23. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，形 成所述的注入離子阻擋塊的步驟，進一步包括應用熱氧化形成氧化層的步驟。
24. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，形 成所述的注入離子阻擋塊的步驟，進一步包括應用高密度等離子淀積工藝淀 積臺面區域中的氧化層的步驟。
25. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該 方法進一步包括應用高密度等離子淀積工藝在所述溝道柵的底表面上淀積具有大于襯墊 溝道柵側壁的柵氧化層厚度的厚氧化層；和應用所述的高密度等離子淀積工藝在所述溝道底表面上淀積厚氧化層的 同時，形成注入離子阻擋塊，以形成作為臺面區域中的注入離子阻擋塊，且具有大于0.3微米厚度的高密度等離子氧化層。
26. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該 方法進一步包括以所述的注入離子阻擋塊對臺面區域進行阻擋，將體離子注入到所述半 導體襯底中；并將所述體離子擴散到體區域中，該體區域是被分離設置在溝 道相對兩側的兩個分離體區域。
27. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該 方法進一步包括以所述的注入離子阻擋塊對臺面區域進行阻擋，將體離子注入到所述半 導體襯底中；并將所述體離子擴散到一合并體區域中，該合并體區域是由設 置在所述溝道柵的相對兩側的兩個分離體區域合并的，其底部中心附近具有 倒V形的尖頂點。
28. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該 方法進一步包括在所述半導體功率器件的頂部形成絕緣保護層，穿過該保護層打開多個 接觸點開口并將其延伸到體區域；和注入源/體歐姆接觸摻雜以在每一個所述接觸點開口下方形成源/體歐姆 接觸摻雜區域，用以提高對于體/源區域的歐姆接觸。
29. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該 方法進一步包括以所述的注入離子阻擋塊對臺面區域進行阻擋，將體離子注入到所述半 導體襯底中；并將所述體離子擴散到一合并體區域中，該合并體區域是由設 置在所述溝道柵的相對兩側的兩個分離體區域合并的，其底部中心附近具有 倒V形的尖頂點；構造所述的半導體功率器件，其在所述的倒v形尖頂點附近具有最低的擊穿電壓，用以在所述體區域底部附近誘發擊穿。
30. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該方法進一步包括制造金屬氧化物半導體場效應晶體管器件，作為所述的半 導體功率器件。
31. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該 方法進一步包括制造N溝道金屬氧化物半導體場效應晶體管器件，作為所 述的半導體功率器件。
32. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該 方法進一步包括制造P溝道金屬氧化物半導體場效應晶體管器件，作為所 述的半導體功率器件。
33. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該 方法進一步包括在終端區域形成寬度大于臺面區域上的注入離子阻擋塊的注入離子阻擋 塊，用以分離體離子注入區域以在所述終端區域中形成浮動的體區域，因此 在所述終端區域中由所述浮動的體區域包圍的溝道中至少形成一個保護環。
34. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該方法進一步包括以所述的臺面區域上的注入離子阻擋塊，注入和擴散體離子和源離子，以形成包圍所述溝道的體區域和源區域；和刻蝕所述注入離子阻擋塊的一部分，用于以比所述體區域更高的摻雜濃 度注入體摻雜離子，以在所述源區域和所述體區域之間形成高濃度摻雜區域， 從而形成集成的肖特基場效應晶體管。
35. 如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該方法進一步包括-在每個所述溝道中形成作為分裂柵的溝道柵，該分裂柵包括由絕緣層覆 蓋的下柵節段和位于所述絕緣層上方的上柵節段。
36.如權利要求20所述的制造溝道半導體功率器件的方法，其特征在于，該 方法進一步包括應用高密度等離子淀積工藝在所述溝道的底表面上形成厚氧化層的同 時，形成注入離子阻擋塊的高密度等離子氧化層，并在每個所述溝道中形成 分裂柵。
全文摘要
本發明涉及一種半導體功率器件。該溝道半導體功率器件包括溝道柵，該溝道柵從半導體襯底的頂表面開口并由源區域包圍，該源區域在漏區域上方的頂表面附近被包圍在體區域中，該漏區域設置在襯底的底表面上。該半導體功率器件進一步包括設置在體區域邊上的臺面區域的頂表面上方，并具有基本大于0.3微米厚度的注入離子阻擋塊，用以阻擋體注入離子和源離子進入臺面區域下方的襯底，由此用于制造半導體功率器件的掩模數能夠得以減少。
文檔編號H01L21/336GK101299436SQ20081008826
公開日2008年11月5日 申請日期2008年4月29日 優先權日2007年4月30日
發明者安荷·叭剌, 弗蘭茨娃·赫爾伯特, 戴嵩山, 雷燮光 申請人:萬國半導體股份有限公司