專利名稱：一種可減小漏電流的mos管制造方法
技術領域：
本發明涉及M0S管制造工藝，特別涉及一種可減小漏電流的M0S管制造方法。
背景技術：
在半導體器件微型化、高密度化、高速化、高可靠化和系統集成化等需求 的推動下，半導體器件的最小特征尺寸也從最初的1毫米發展到現在的90納米 或65納米，并且在未來的幾年內將會進入45納米及其以下結點的時代，若不 改變半導體器件的組成成分和結構，僅單純的按比例縮小半導體器件會因其漏 電過大而變得不可行，所以半導體器件在按比例縮小的同時會改變一些構件的 成分或結構來減小漏電。
例如，當半導體器件的最小特征尺寸進入65納米的結點時，在進行金屬氧 化物半導體場效應晶體管(M0SFET，簡稱為M0S管)柵極的制作步驟時，為提 高M0S管的器件性能，會在沉積多晶硅或非晶硅薄膜后，還通過離子注入工藝 對該薄膜進行預摻雜(pre-doping),之后再刻蝕形成M0S管的柵極。該些被摻 雜過的柵極可有效提高M0S管的器件性能，但其卻沒有現有技術中未進行摻雜 的柵極致密。現有技術的M0S管制程在未進行摻雜的柵極制成后，還會在該柵 極上沉積隔離介質層(通常為氧化硅)和側墻介質層(通常為氮化硅)，然后刻 蝕側墻介質層形成柵極側墻，之后去除隔離介質層，最后進行源漏極離子注入 工藝形成源漏極。
但是在進行注入劑量和注入能量都較高的源漏極離子注入工藝時其會在該 摻雜過的柵極表面上產生損傷，部分離子還會穿透柵極進入柵極氧化層甚至硅 襯底，該些表面損傷及穿透柵極的離子會從而導致M0S管性能的劣化，例如結 電容和漏電流增大，因NMOS管的源漏極離子注入工藝的注入雜質磷或砷的直徑 較大而使柵極更不致密，故其電性能的劣化更加明顯。因此，如何提供一種可減小漏電流的M0S管制造方法以避免源漏注入工藝
中高能量和高劑量的離子在柵極上形成表面損傷或穿透柵極進入柵氧化層或硅 襯底，從而大大減小M0S管的漏電流，有效提高M0S管的電性能，已成為業界
亟待解決的技術問題。
發明內容
本發明的目的在于提供一種可減小漏電流的M0S管制造方法，其可避免注 入劑量和注入能量都較高的源漏極離子注入工藝損傷柵極表面或穿透柵極而使 MOS管漏電流增大，可有效改善MOS管的電性能。
為實現上述目的，本發明提供一種可減小漏電流的MOS管制造方法，該M0S 管制作在已制成導電阱和場隔離區的硅襯底上，該M0S管制作方法包括以下步 驟a、在硅襯底上制作柵極；b、在柵極上沉積隔離介質層；c、在隔離介質層 上沉積側墻介質層；d、對側墻介質層進行刻蝕工藝形成柵極側墻；e、進行源 漏離子注入工藝形成源漏極；f、去除未被柵極側墻遮蔽的隔離介質層。
在上述的可減小漏電流的M0S管制造方法中，該隔離介質層為氧化硅，其 通過化學氣相沉積工藝制成，其厚度范圍為10到100埃。
在上述的可減小漏電流的M0S管制造方法中，該側墻介質層為氮化硅，其 通過低壓化學氣相淀積工藝制成，其厚度范圍為100至500埃。
在上述的可減小漏電流的M0S管制造方法中，該MOS管為NM0S或PM0S。
在上述的可減小漏電流的M0S管制造方法中，在步驟e中，該源漏離子注 入工藝的注入劑量的數量級為1015離子/平方厘米。
在上述的可減小漏電流的M0S管制造方法中，步驟a包括以下步驟al、 在硅襯底上沉積柵極氧化層；a2、沉積多晶硅或非晶硅層；a3、進行離子注入； a4、通過刻蝕工藝形成4冊極。
在上述的可減小漏電流的MOS管制造方法中，在步驟a3中，該離子注入的 注入劑量的數量級為1013離子/豐方厘米。
在上述的可減小漏電流的M0S管制造方法中，在步驟f中，通過干法刻蝕 工藝去除該未被柵極側墻遮蔽的隔離介質層。
與現有技術將柵極直接暴露在較高能量和注入劑量的源漏離子注入工藝相比，本發明的可減小漏電流的M0S管制造方法在完成去除源漏離子注入工藝后 再去除覆蓋在柵極上的隔離介質層，從而避免了源漏離子注入工藝的注入離子 損傷柵極表面，并可減小穿過柵極的離子數量，如此可大大減小M0S管柵極的 漏電流，有效改善了 M0S管的電性能。
本發明的可減小漏電流的MOS管制造方法由以下的實施例及附圖給出。
圖1為本發明的可減小漏電流的M0S管制造方法的流程圖2為完成圖1中步驟S10后的MOS管的剖視圖3為完成圖1中步驟S11后的M0S管的剖視圖4為完成圖1中步驟S12后的M0S管的剖視圖5為完成圖1中步驟S13后的M0S管的剖視圖6為完成圖1中步驟S14后的M0S管的剖視圖7為完成圖1中步驟S15后的M0S管的剖視圖。
具體實施例方式
以下將對本發明的可減小漏電流的MOS管制造方法作進一步的詳細描述。 本發明的可減小漏電流的MOS管制造方法中所述的MOS管制作在已制成導 電阱和場隔離區的石圭村底上。
參見圖1，本發明的可減小漏電流的MOS管制造方法首先進行步驟SIO，在
硅襯底上制作柵極，其詳細過程為首先在硅村底上沉積柵極氧化層；接著沉 積多晶硅或非晶硅層；再進行離子注入；最后通過刻蝕工藝形成柵極。在本實 施例中，所述柵極氧化層的厚度為100埃，所述柵極為多晶硅柵極，相應地所 述多晶硅層的厚度為1000埃，所述MOS管為NMOS管，所述離子注入的注入雜 質為磷，注入劑量的數量級為1013離子/平方厘米，所述離子注入工藝不僅完成 了對柵極的預摻雜，還形成輕摻雜漏結構。
參見圖2，其顯示了本實施例完成步驟S10后半導體器件的剖視圖，如圖所 示，硅村底1上具有P型導電阱IO和淺溝槽隔離結構11，柵極氧化層20和柵 極21依次層疊在所述硅襯底1上，輕摻雜漏結構22形成在硅襯底1中，并位于4冊才及21兩側。
接著繼續步驟Sll，在柵極上沉積隔離介質層。在本實施例中，所述隔離介 質層為氧化硅，其通過化學氣相沉積工藝制成，其厚度范圍為10至IOO埃。
參見圖3，結合參見圖2，圖3顯示了完成步驟S11后半導體器件的剖視圖， 如圖所示，所述隔離介質層23沉積在所述硅襯底1上。
接著繼續步驟S12，在隔離介質層上沉積側墻介質層。在本實施例中，所述 側墻介質層為氮化硅，其通過低壓化學氣相淀積工藝制成，其厚度范圍為100 至500埃。
參見圖4，結合參見圖2和圖3,圖4顯示了完成步驟S12后半導體器件的 剖視圖，如圖所示，側墻介質層24層疊在隔離介質層23上。
接著繼續步驟S13,對側墻介質層進行刻蝕工藝形成棚-極側墻。
參見圖5，結合參見圖2至圖4，圖5顯示了完成步驟S13后半導體器件的 剖視圖，如圖所示，通過刻蝕側墻介質層24所得到的對冊極側墻25沉積在隔離 介質層23上并設置在柵極21兩側。
接著繼續步驟S14，進行源漏離子注入工藝形成源漏極。在本實施例中，源 漏離子注入工藝的注入雜質為磷，注入劑量的數量級為為2xl0"離子/平方厘 米。
參見圖6，結合參見圖2至圖5，圖6顯示了完成步驟S14后半導體器件的 剖視圖，如圖所示，源漏極26、 27設置在P型導電阱10中，且位于兩柵極側 墻25兩側。
接著繼續步驟S15，去除未祐j冊極側墻遮蔽的隔離介質層。在本實施例中， 通過干法刻蝕工藝去除所述未被柵極側墻遮蔽的隔離<^質層。
參見圖7，結合參見圖2至圖6，圖7顯示了完成步驟S15后半導體器件的 剖視圖，如圖所示，除被柵極側墻25遮蔽的區域外，其他區域的隔離介質層23 已被去除，此后就可以進行MOS管金屬連接層的制程了，例如沉積氮化硅和金 屬前介質。
在本發明的其他實施例中，所述MOS管可為PMOS管，其與上述實施例的不 同之處在于制作4冊源漏極時PMOS管所進行的離子注入的注入雜質為硼。
實驗數據證明，通過本發明的可減小漏電流的MOS管制造方法制作的NMOS管，其再未出現偏離正常值的漏電散點，且其結電容也由現有技術的2. ll降低 為1. 44皮法(PF )，如此NMOS管的整體漏電流大大降低，NMOS管的電性能得到 極大改善。
綜上所述，本發明的可減小漏電流的M0S管制造方法在完成去除源漏離子 注入工藝后再去除覆蓋在柵極上的隔離介質層，從而避免了源漏離子注入工藝 的注入離子損傷柵極表面，并可減小穿過柵極的離子數量，如此可大大減小MOS 管柵極的漏電流，有效改善了 M0S管的電性能。
權利要求
1、一種可減小漏電流的MOS管制造方法，該MOS管制作在已制成導電阱和場隔離區的硅襯底上，該MOS管制作方法包括以下步驟a、在硅襯底上制作柵極；b、在柵極上沉積隔離介質層；c、在隔離介質層上沉積側墻介質層；d、對側墻介質層進行刻蝕工藝形成柵極側墻；其特征在于，該方法還包括以下步驟e、進行源漏離子注入工藝形成源漏極；f、去除未被柵極側墻遮蔽的隔離介質層。
2、 如權利要求1所述的可減小漏電流的MOS管制造方法，其特征在于該 隔離介質層為氧化硅，其通過化學氣相沉積工藝制成，其厚度范圍為40至90 埃。
3、 如權利要求1所述的可減小漏電流的MOS管制造方法，其特征在于該 側墻介質層為氮化硅，其通過低壓化學氣相淀積工藝制成，其厚度范圍為100 至500埃。
4、 如權利要求1所述的可減小漏電流的M0S管制造方法，其特征在于該 M0S管為NM0S或PM0S。
5、 如權利要求1所述的可減小漏電流的M0S管制造方法，其特征在于在 步驟e中，該源漏離子注入工藝的注入劑量的數量級為1015離子/平方厘米。
6、 如權利要求1所述的可減小漏電流的M0S管制造方法，其特征在于步 驟a包括以下步驟al、在硅襯底上沉積柵極氧化層；a2、沉積多晶硅或非晶 硅層；a3、進行離子注入；a4、通過刻蝕工藝形成柵極。
7、 如權利要求6所述的可減小漏電流的MOS管制造方法，其特征在于在 步驟a3中，該離子注入的注入劑量的數量級為1013離子/平方厘米。
8、 如權利要求1所述的可減小漏電流的MOS管制造方法，其特征在于在 步驟f中，通過干法刻蝕工藝去除該未被柵極側墻遮蔽的隔離介質層。
全文摘要
本發明提供一種可減小漏電流的MOS管制造方法，該MOS晶體管制作在已制成導電阱和場隔離區的硅襯底上。現有技術的柵極直接暴露在源漏注入工藝中高能量和高劑量的離子中，該離子易損傷柵極表面或穿透柵極進入柵氧化層或硅襯底，從而增大了MOS管的漏電流。本發明的MOS管制造方法先制作柵極；然后在柵極上沉積隔離介質層；接著在隔離介質層上沉積側墻介質層；之后對側墻介質層進行刻蝕工藝形成柵極側墻；接著進行源漏離子注入工藝形成源漏極；最后去除未被柵極側墻遮蔽的隔離介質層。采用本發明可避免高能離子直接損傷柵極表面而增大MOS管的漏電流，可大大提高MOS管的電性能。
文檔編號H01L21/02GK101483140SQ200810032340
公開日2009年7月15日 申請日期2008年1月7日 優先權日2008年1月7日
發明者何學緬, 魏瑩璐 申請人:中芯國際集成電路制造(上海)有限公司