專利名稱：：先進的磁性隨機存取記憶體設計的制作方法
技術領域：
：本發明所揭露的實施例一般涉及一種^茲性隨機存取記憶體裝置(MRAM)，特別是關于磁性隨機存取記憶體陣列，利用改善的磁穿隧接面(MTJ)材料、制程與電路提供最佳速度與最小面積。10
背景技術：
夂磁穿隧接面記憶體裝置包含三個基礎層，分別為自由4it磁層、絕緣穿隧阻障物與固定鐵^茲層。在外部磁場之下，自由鐵/磁層的^茲動量能自由轉動。固定鐵磁層包含鐵磁層及/或反鐵磁層，為固定鐵》茲層中的》茲動量。因此，固定的4失》茲層的》茲動量固定在固定方向。15在固定的鐵》茲層與自由的鐵》茲層之間非常薄的絕緣層形成穿隧阻障物。在電性上，》茲穿隧4妄面記憶體裝置可作為一電阻。該電阻的大小耳又決于自由4失石茲層與固定4失石茲層的石茲性方向。誠如本領域4支術人員所知，當磁向量沒有被安排為同方向(指向相反方向)時，磁穿20隧接面記憶體裝置具有相當高的電阻，而當^茲向量被安排為同方向時，則具有相當低電阻。也就是說，磁穿隧接面記憶體裝置依照自由鐵磁層與固定鐵磁層的相對磁方向來儲存一位(bit)的信息。換句話說，在任何一已知時間上的每一磁穿隧接面記憶體裝置的磁性WI定為兩個穩定方向的其中一個。這兩個穩定方向，稱為"平行"與"非平行，，磁方向，例如代表邏輯值"o"與"r。為了寫入或改變在基礎磁穿隧接面記憶體裝置中的狀態，可額外施加足以完全切換自由鐵磁層的穩定磁方向的磁場。為了確保在5磁穿隧接面記憶體裝置中的狀態，可經由磁穿隧接面記憶體裝置來施加讀取電流。由于磁阻會根據儲存在磁穿隧接面記憶體裝置中的狀態來改變，所以》茲穿隧接面記憶體裝置的邏輯狀態則可通過得到整個磁穿隧接面記憶體裝置的電壓差而感應。磁性隨機存取記憶體陣列包含多個磁穿隧接面記憶體裝置，且整個磁性隨機存取記憶體io陣列的二位邏輯數據基本上是通過施加垂直流經被選出磁穿隧接面記憶體裝置的感應電流所讀取。切換器，基本上是像已知金氧半場效晶體管的晶體管，以阻障雜散讀取電流s各徑。此外，該切換器亦可一皮z使用來避免寫入干護乙。某些磁性隨機存取記憶體電路陣列使用一位的一晶體管(每一15記憶胞或位因此會^皮標注為1T1R)，以控制讀取電流并阻障潛行的電流路徑。這種磁性隨機存取記憶體陣列基本上可提供快速的記憶體速度，就像是使用Ll高速緩存一般。然而，在此陣列中，切換器對磁穿隧接面堆疊的比率為一比一，這將會對陣列密度造成限制。其它的陣列布局則就每一磁穿隧接面堆疊使用兩個晶體管(標20注為2T1R)。不過，雖然此設計提供非常快的速度，但因為與磁穿隧接面堆疊相關的切換裝置所占據的面積相當大，如此的設計不能提供足夠的晶胞密度。另一陣列布局仍會使用晶體管于兩個或更多》茲穿隧4妄面堆疊(標注為1T2R,或1TnR,"n"為每一切4奐裝置中石茲穿隧堆疊的^t目)。然而，這些布局雖然增加每一芯片上的25磁性隨機存取記憶胞密度，但基本上無法達到在今日市場中所需要渴望的快速存取速度。誠如所見，現今的磁性隨機存取記憶體陣列布局會造成種種應用的取舍。因此，記憶胞陣列的新式陣列布局，譬如磁性隨機存取記憶體裝置，是有需要的。
發明內容在此揭露一種用于制作先進的》茲性隨4幾存取記憶陣列5(MRAM)的技術，供建構記憶體集成電路芯片。更特別地，本發明所揭露的內容涉及一種集成電路記憶體芯片，其包含至少一高速磁性記憶胞陣列與至少一高密度磁性記憶胞陣列的組合。因此，揭露于此的記憶體芯片，在同一記憶體芯片上提供了高速記憶胞與高密度記憶胞兩者的優點。因此，本發明的應用乃通過高速記憶胞陣10列中的記憶胞而實現，其優勢來自于高速記憶胞的使用(或者甚至需要)。在一實施例中，集成電路記憶體芯片包含具有高速磁記憶胞陣列的第一記憶胞陣列，與鄰近第一記憶胞陣列的第二記憶胞陣列，第二記憶胞陣列包含高密度磁性記憶胞陣列。15在另一實施例中，集成電路記憶體芯片包含具有高速磁性記憶胞陣列的第一記憶胞陣列，其中就磁性阻堆疊，每一高速磁性記憶胞包含切換裝置。此外，記憶體芯片包含與第一記憶胞陣列緊鄰的第二記憶胞陣列，第二記憶胞陣列包含高密度磁性記憶胞陣列，其中就每兩個磁性阻堆疊，每一高密度磁性記憶胞包含至少兩個切換20裝置。再者，于此一實施例中，記憶體芯片進一步包含與高速記憶體陣列中的磁性記憶胞一起使用的第一陣列邏輯，與高密度記憶體陣列的磁性記憶胞一起使用的第二控制邏輯。然后，此芯片包括接合高速記憶體陣列的第一陣列邏輯的第一組導線，以及接合高密度記憶體陣列的第二陣列邏輯的第二組導線。在另一實施例中，集成電路記憶體芯片包含具有高速磁性記憶胞陣列的第一記憶力包陣列，其中就每一》茲性阻堆疊，每一高速》茲性記憶胞包含至少一切換裝置。同樣地，此記憶體芯片包含與第一記憶胞陣列鄰近的第二記憶胞陣列，第二記憶胞陣列包含高密度磁性5記憶胞陣列，其中就每一磁性阻堆疊，每一高密度磁性記憶胞包含至少兩個切換裝置。此外，記憶體芯片包括與高速記憶體陣列中的磁性記憶胞與高密度記憶體陣列中的磁性記憶胞一起使用的陣列邏輯。在一些實施例中，記憶體芯片隨后包括接合高速記憶體陣列的陣列邏輯的第一組導線，以及沖妄合高密度記憶體陣列的陣列邏輯10的第二組導線。為了更完整理解本申請與在此的系統與方法的優點，現參考結合附圖所進行的以下說明，其中圖l說明使用2T1R記憶胞的磁性隨機存取記憶體陣列布局；15圖2說明使用1T1R記憶胞的磁性隨機存取記憶體陣列布局；圖3說明使用2TnR記憶胞的磁性隨機存取記憶體陣列布局；圖4說明一種集成電路記憶體芯片的實施例的高階方塊圖，其,人所揭露原理的態才羊而受益的一電^各實例；圖5至13說明高速磁性隨機存取記憶體陣列布局的示范性實20施例，其可實施于揭露于此架構的記憶體芯片高速陣列中；以及圖14至17說明高密度磁性隨機存取記憶體陣列布局的示范性實施例，其可實施于揭露于此架構的記憶體芯片高密度陣列中。主要元件符號說明10AIOC14A15A20B22A2424B51-5451A61A、61B、61C61D657382、83110a-110h切換器切換器記憶體元件程式線半選擇單元位線字線位線穿隧接面記憶體裝置字線磁穿P遂接面記憶體裝置切換器節點節點切換器170分段單元10B1214B20A2222B24A5055-5851B6371A、71B、71C,71D81A、81B、81C81D100120a-120d、125a畫125d、130a畫130d、135a-135d200切換器位線記憶體元件選擇單元位線字線字線位線》茲穿隧4妄面i己憶體裝置字線節點》茲穿隧4妄面記憶體裝置》茲穿隧4妄面i己憶體裝置磁性隨機存取i己憶月包》茲穿隧"l妄面堆電路300電路410記憶胞陣列410b切換器410d切換器420高密度記憶胞陣列440陣列邏輯460邏輯1305單元1310b切換器1407晶胞1507晶胞1510b切換器1510d切換器1610a切換器1705晶胞1710d切換器1807晶胞1810b切換器1810d切換器1907晶胞400集成電路記憶體芯片410a切換器410c切換器410高速記憶胞陣歹ij430界面450陣列it輯470輸入/輸出電路1310a切換器1405晶胞1505晶胞1510a切換器1510c切換器1605晶胞1610b切換器1710c切換器1805晶胞1810a切換器1810c切換器1905晶胞1910a切換器<table>tableseeoriginaldocumentpage12</column></row><table>具體實施方式以下將4是供許多不同的實施例。特定實施例的元件與配置i兌明如下，以簡化本申請。這些說明僅用作實施例，而不欲用于限制本發明。此外，說明書中會重復在許多實施例中的標號及/或指示。為了簡化與明了起見，并不意指所討論許多實施例與/或架構之間的關系。更者，在隨后i兌明中的第一特4正之上或第二特4正上面的形成，其包括第一與第二特征直接接觸形成的實施例，并且亦包括在第一與第二特征之間所額外形成特征的實施例，以致于第一與第二特4正不會直4妄4妄觸。圖1顯示Tang等人所提出的美國專利案第6,606,263號所揭露的2T1R磁性隨機存取記憶胞100的結構。選擇切換器10A與10B以寫入數據到記憶體元件14A,且通過程式線15A的寫入電流Iw所產生的^茲場，切換記憶體元件14A的自由鐵,茲層石茲動量的方向。5當選擇切換器IOC時，讀取電流Lp會流經位線12、記憶體元件14B、程式線15B與切換器IOC。因此，儲存在記憶體元件14B中的數據會通過感應位線12的電壓4立準而纟尋到。雖然圖1中的單元結構有效排除寫入干擾，但圖1中磁性隨機存取記憶體結構的單元密度會很差。10圖2顯示Gallagher于美國專利5，640，343號中所揭露的電^各200,其^f吏用一位的切換器(1T1R)來控制感應電流并阻擋所有雜散電流。通過透過位線22A的通過電流IB，與透過字線24A的電流Iw寫入所選擇的晶胞20A。根據"星形曲線(asteroidcurve)"，單獨在晶胞區域中不管是Ib或Iw所產生的磁場會小于改變晶胞的15磁狀態所需要的磁場，因此，半選擇(half-selected)的晶胞20B(那些只有Ib或Iw單獨通過者)則不會被寫入。不管怎樣，來自Ib與Iw的磁場組合能夠充分改變所選擇的記憶胞20A的狀態。在讀取4喿作中，通過下4立字線24A電壓并升高4立線22A電壓，可將順向偏壓建立于整個選4奪的晶胞20A。此外，未選擇的位線24B20與字線22B仍保持在備用電壓，因此，從字線到位線，半選擇的晶胞的電壓差為零，并不會導電。儲存在選擇的晶胞20A中的數據通過感應其電阻所得到。所選4,晶胞的電阻可決定從所選4奪的位線經過所選擇記憶胞而流到所選擇字線的感應電流。如上述，這種一對一的比率因而提供在磁性隨機存取記憶體陣列中所需要的快速存25取速度。圖3說明Gogl于美國專利6,421,271號中所揭露的電路300，其中就多個磁穿隧接面堆疊(1TnR),使用一個切換裝置。電路300包含位線50以及與位線50實質垂直交叉的字線51A和51B,其4皮此間隔一距離。在位線50與字線51A之間放置》茲穿隧接面記憶體裝置51-54，并且在位線50與字線51B之間放置磁穿隧接面記憶體裝置55-58。端點;改置于相反位線50的記憶胞51-54與切換晶體管5Trl的汲極或源極連接，而端點放置于相反位線50的記憶胞55-58與切換晶體管Tr2的汲極或源極連接。晶體管Trl的柵極連接到字線51A,并且晶體管Tr2的柵極連接到字線51B。切換晶體管Trl與Tr2的源才及或門招^妄地。在讀取過程期間內，施加預定電壓IV至2V到位線50。所有10字線的晶體管，除了特定字線的晶體管以外，都因而會被阻擋。在此可々支定，該實例中，字線WL1的晶體管會傳導，亦即，在該實例中，晶體管Tr1會^皮認為開啟。，i如現在，例如，^茲穿隧，接面記憶體裝置52呈低奧姆狀態(兩磁性層的平行磁化)，同時剩下的磁穿隧接面記憶體裝置51、53與54呈高奧姆狀態(磁性層的反平行15磁化)，那在字線51A上則可獲得相應的信號，當所有TMR記憶胞呈高奧姆狀態時，則與在字符在線呈現的信號不同。為了決定哪一個記憶月包51-54呈j氐奧姆狀態，可實施自我參考感測(self-referencesensing)機制。因此，雖然在記憶體芯片上這種記憶胞陣列提供增力口的晶月包密度，j旦因為高》茲穿隧4婁面堆疊切才灸比(stack-to-switch20ratio),使得陣列的存取速度會因而降低。圖4說明一種集成電路記憶體芯片400中實施例的高階方塊圖。根據本發明所揭露的原理，積體記憶體芯片400包括兩個記憶胞陣列410、420，譬如》茲性隨機存取記憶體裝置陣列。更準確地，第一記憶胞陣列410包含高速記憶胞陣列，譬如NT1R記憶胞，同25時第二記憶胞陣列420包含高密度記憶胞陣列，譬如1TNR記憶胞。再者，磁性隨機存取記憶體裝置包含任何種類的磁性隨機存取記憶體裝置，不管是現存或稍后研發的，包括譬如開關(toggle)模式裝置的較新裝置。誠如在此所使用，"高速記憶體陣列"意味著一種記憶胞陣列，其中切換裝置對記憶體裝置的比率是N:x(亦即，NTxR，在此"N"5是2或更大，且"x，，是1或更大，或者其中就每一記憶體裝置(例如，磁穿隧接面堆疊)或記憶體裝置群(例如，2T1R、2T4R等等)地使用)，使用兩個或更多切換裝置。"高密度記憶體陣列'，意味著包含比率l:2或更小的切換裝置對記憶體裝置比(亦即，1TNR，在此"N"是2或更大)。在示范性實施例中，高速記憶胞陣列410包10含1T1R記憶胞陣列410,同時高密度記憶胞陣列420包含1T2R記憶胞陣列420。在其它實施例中，高速記憶胞陣列410包含2T1R記憶胞陣歹'J410,同時高密度記憶胞陣列420包含1T4R記憶胞陣歹寸420。高速陣列410與高密度陣列420經由接口430分別地由對應陣15列邏輯440、450控制。本領域技術人員可知，陣列邏輯可用來寫入/讀取記憶胞陣列中的記個乙月包，而基本陣列邏輯可包含多種邏輯電路，譬如行與列譯碼器與感應放大器。然而，記憶體芯片400可包括兩個不同的陣列邏輯電路440、450,以用來讀耳又/寫入到在相應高速陣列410與高密度陣列420中的記憶胞，其它實施例中的芯片20400利用相同的陣列邏輯，以與高速與高密度陣列一并4吏用。每一陣列410、420的接口430包括一或更多位線、柵極(閘極)線、數字線、控制線、字線與其它通訊路徑，以將高速陣列410與高密度陣列420和它們相應的陣列邏輯440、450互連。這些通訊路徑以下稱為位線、字線、程式線與其變化，應理解的是，本發25明的不同應用可〗吏用不同通ifU各徑。記憶體芯片400則進一步包括其它邏輯460,譬如計數器、頻率電路與處理電路。此外，記憶體芯片400亦同樣地包括輸入/輸出電路470,譬如緩沖器與驅動器，以將記憶體芯片400與相鄰的電路與元件互連。根據上述，集成電路記憶體芯片400,其包含至少一高速磁性記憶胞陣列與至少一高密度磁性記憶胞陣列的組合。因此，記憶體5芯片40(M是供在同一記憶體芯片400上的高速與高密度記憶胞兩者的優勢。因此，本發明的應用乃通過高速記憶胞陣列中的記憶胞而實現，其優勢來自于高速記憶胞的使用(或者甚至需要)。此記憶體應用的實例包括高速緩存、緩沖存儲器(例如，在電信系統線接口記憶體卡中的緩沖存儲器，與在嵌入處理器應用中的高速記憶10體)。在需要更大數量記憶胞的應用中，在此存取速度并不關鍵，其可同時通過高密度記憶胞陣列420中的記憶胞而提供。此記憶體應用實例包括數據或代碼儲存，譬如圖畫、音樂或數據文件，其類似現代閃存。接著將討論許多示范性記憶體陣列布局，可用于高速陣列41015與高密度陣列420。當然，本發明不限于這些實施例。此夕卜，應該理解到的是，根據使用在記憶體芯片400中所選^^的高速陣列410與高密度陣列420，就每一陣列410、420,對應的陣列邏輯440、450應一皮選4奪以4交佳地4喿作對應的陣歹'J410、420。因此，雖然有些實施例中，每一i己憶體陣列410、420具有不同的4立線、字線與程_20式線，但J車列410、420的一些組合可具有以高速陣列410與高密度P車歹'J420兩者讀取/寫入的單一陣列邏輯電路。在此類實施例中，陣列邏輯440、450的配置使得在高速陣列410與高密度陣列420之間適當地共有某些位線、字線與程式線。本領域技術人員將會理解，需要操作所選擇的記憶體陣列410、420的陣列邏輯，以及如25何制造以及在記憶體芯片400上整合此陣列邏輯。高速記憶體陣列布局圖5說明一部份2T4R記憶體陣列410的電路圖，其可并入于一陣列布局內。所l會示的陣列410包括字線W1、W2、位線B1-B4、導線Al-A4與Al，-A4'、讀取線Rl、R2、切換器110a-110h與》茲穿P遂4妄面堆疊120a國120d、125a-125d、130a-130d、135a陽135d。每5—磁穿隧接面堆疊120a-120d、125a-125d、130a-130d、135a-135d為一部份的記憶胞，譬如記憶胞(l,l)。當然，陣列410包含許多單元，除了那些顯示于圖8中者以外。》茲穿隧*接面堆疊120a-120d、125a畫125d、130a-130d、135a-135d各包含靠近或緊々卩的禾呈式纟戔的自10固定層。然而，在其它實施例中，自由層與固定層的位置可交換。石茲穿隧4妄面堆疊120a-120d、125a畫125d、130a-130d、135a-135d各亦具有一見為簡單的軸的長軸，以及—見為困難軸的短軸。圖6-17說明各式記憶胞布局的實施例，其才艮據所揭露的原理而使用在記憶胞陣列中。不像圖5所示的陣列410,在這些圖式中以15簡單的形式重新繪制分段的單元(例如，圖5中的170)。每一分段單元170包括數個"N"/磁穿隧4矣面堆疊，其平4于連接，在此ltN為大于1的任何整凄t。在圖6的布局中，在一分,史單元170內的每一石茲穿隧4妾面堆疊120會通過寫入線串聯。每一石茲穿隧4妄面堆疊120亦可靠近但卻與20對應的一條寫入線Al-An、Al，-An，電性絕緣，其中寫入線A1-An的數目(亦即，數目"n")與在每一分段單元170中的^茲穿隧接面堆疊120的數目N相同。同樣地就每一分段單元170而言，端點會連^妄到對應讀耳又線Rl、R2的其中一條，另一端點則會經由切:換器110而連接到位線(例如，B1或B3),且另一端點則經由另一切換25器110而連4妾到另一4立線(例如，B2或B4)。圖7的陣歹'J410包括位線B1、B2、字線W1、W2與導線Al-An、Al，-An，。然而，其中陣列410亦包括位條線Bl，、B2，與字符條線Wl，、W2，。陣列410亦包括分段單元170，其每一分段單元170具有一端點經由切換器連接到位線與位條線的其中之一，另一端點經由另一切換器連接到相同的位線或位條線，以及另一端點連接到另一對位/位條線其中之一。例如，陣列410中的晶胞1305包括分5段單元170,其具有一端點經由切換器1310a連^r到位線Bl，其中切換器1310a的柵極連接到字線Wl。在晶胞1305中分段單元170的另一端點經由切換器1310b連接到位線Bl，其中切換器1310b的柵極會連接到字符條線Wl'。在晶胞1305中分段單元170的另一端點可連4妻到位條線Bl'。10圖8所示的陣列410包括位線Bl-B4、字線Wl、W2與導線Al-An、Al，-An，。然而，其中陣列410亦包括位條線Bl，-B4，、字符條線Wl，、W2，與導線Al"-An"。陣列410亦包括分段單元170，每一分段單元170各具有一端點連接到位線與位條線的其中之一，另一端點經由切換器連接到位線與位條線的其余之一，以及另一端15點經由另一切才奐器而連4妄到另一4立線或位條線。例如，在陣列410中的晶胞1405包括分段單元170，其具有一端點連^妄到位條線B1，。晶胞1405中分段單元170的另一端點可經由切換器410a而連接到位線B1，其中切換器410a的柵極可連接到字符條線Wl'。在晶胞1405中分段單元170的另一端點可經由另一切換器410b連接到位20線B2，其中切換器410b的柵極可連接到字符條線Wl，。陣列410中的另一晶胞1407包括分段單元170,其具有一端點連接到位條線B2，。在晶胞1407中分段單元170的另一端點可經由切換器410c連接到位線B2，其中切換器410c的柵極可連接到字線Wl。在晶胞1407中分段單元170的另一端點可經由另一切換器410d連接到25位線B3，其中切換器410d的柵極可連接到字線Wl。其中，在圖9中的陣列410包括位線B1-B4、Bl，-B4'、字線Wl、W2、Wl，、W2，與導線Al-An、Al，畫An，、Al"-An"。陣列410亦包括分4殳單元170,每一分4殳單元170各具有一端點經由切換器連接到位線與位條線其中之一，另一端點連接到位線與位條線其余之一，與另一端點經由另一切換而連接到另一位線或位條線。例如，在陣列410中的晶月包1505包4舌分革殳單元170，其具有一端點經由切5換器1510a連接到位條線Bl'，其中切換器1510a的柵極可連接到字符條線Wl，。在晶胞1505中分段單元的另一端點可連接到位線Bl。在晶胞1505中分段單元170的另一端點可經由另一切換器1510b而連接到位線B2，其中切換器1510b的柵極可連接到字符條線Wl，。在陣列410中的另一晶月包1507包括分4殳單元170，其具10有一端點經由切換器1510c而連接到位條線B2，，其中切換器1510c的柵極可連接到字線Wl。在晶胞1507中分段單元170的另一端點可連4妄到位線B2。晶胞1507中分革殳單元170的另一端點可經由另一切換器連4妾到位線B3，其中切換器1510d的棚4及可連4妾到字線Wl。15其中，在圖10中的陣列410包括位線B1、B2、字線Wl、W2、Wl，、W2，與導線Al-An、Al，-An，。陣列410亦包4舌分^殳單元170，每一分段單元170各具有一端點經由切換器連接到位線，另一端點連接到位線與位條線，與另一端點經由另一切換器而連接到字線或字符條線其余之一。然而，陣列410中的數個切換器可以是取代(或20除此以外)晶體管的二極管或雙極性接合晶體管(BJTs)。例如，陣列410中的晶胞1605包括分段單元170，其具有一端點經由切換器1610a而連4妄到位線Bl,其中切換器1610a可以是或包含二相_管或雙極性接合晶體管。在晶胞1605中分段單元170的另一端點會連4妄到字符條線Wl，。晶月包1605中分段單元170的另一端點可25經由另一切換器1610b連"t婁到字線Wl,其中切才奐器1610b為具有連接到位線B1的柵極的晶體管。其中，在圖11中的陣列410包括位線B1、B2、字線Wl、W2、Wl'、W2，與導線Al-An、Al，-An，。陣列410亦包4舌分革殳單元170，每一分段單元170具有一端點經由切換器連接到字線與字符條線，另一端點連接到位線與位條線，與另一端點經由另一切換器而連接5到位線與位條線其余之一。陣列410中的數個切換器可以是取代(或除此以外)晶體管的二極管或雙極性接合晶體管。例如，陣列410中的晶月包1705包才舌分段單元170,其具有一端點經由切換器1710c而連接到字線Wl，其中切換器1710c可以是或包含二極管或雙極性-接合晶體管。在晶胞1705中分段單元170的另一端點會連接到10位線B1。晶胞1705中分段單元170的另一端點可經由另一切換器1710d連接到位條線Bl，，其中切換器1710d為具有連接到字符條線Wl，的棚4及的晶體管。圖12的陣列410包括位線Bl、B2、字線Wl、W2與導線Al-An、Al，-An，。不過，其中陣列410亦包括位線B3、B4、字符條線Wl，-o、15Wl，-e、W2，-o、W2，-e、導線A1"-An"。因此，章無每一字線而言(例如，Wl),陣列410包含兩條字才尋條線(例如，Wl，-o、Wl，-e)。例如，字符條線wr-o可使用奇數個晶胞，此奇數個晶胞亦使用字線W1，且字符條線Wl，-e可使用偶數個晶胞，此偶數個晶胞亦使用字線Wl。然而，使用字線的晶胞并不會均勻地分布于對應的字20符條線之間，所以在圖18中所描述的均勻分布(例如，每一個50%)并非必須的。更者，對于每一對應的字線，可4吏用以兩條以上的字符條線(例如,wr畫i、wr-2、wr畫3)。陣列410亦包括分段單元170，每一個均具有一端點經由一切換器而連接到字線與字符條線，另一端點連接到位線，與另一端點25經由另一切換器連接到另一位線。陣列410中的許多切換器可以是取代(或除此以外)晶體管的二極管或雙極性接合晶體管。例如，陣列410中的晶胞1805包括分段單元170，此分段單元170具有一端點經由切4奐器1810a而連4妄到字線Wl,其中切:換器1810a可以是或包含二極管或雙極性接合晶體管。在晶胞1805中分段單元170的另一端點會連接到位線Bl，且晶胞1805中分段單元170的另一端點可經由另一切換器1810b連4妾到位線B2，其中切換器1810b5為具有連接到字符條線Wl，-o的柵極的晶體管。陣列410中的另一晶胞1807包括分段單元170，此分^殳單元170具有一端點經由切換器1810c而連4妾到字線Wl，其中切換器1810c可以是或包含二4l管或雙才及性4妄合晶體管。在晶胞1807中分段單元170的另一端點會連接到位線B2。晶胞1807中分段單元170的另一端點可經由另10—切換器1810d連接到位線B3,其中切換器1810d為具有連接到字符條線Wl'-e的4冊極的晶體管。圖13的柵4及410包括1立線Bl、B2、字線Wl、Wl'、W2、W2，與導線A1-An、Al，-An，。然而，其中陣列410亦包括位線B3、B4與導線Al"-An"。陣列410亦包括分,殳單元170，每一分4殳單元15170均具有一端點經由切換器而連接到字線與字符條線，另一端點連接到位線，與另一端點經由另一切換器而連接到另一位線。陣列410中的許多切換器可以是取代(或除此以外)晶體管的二極管或雙極性接合晶體管。在陣列410中的許多切換器部份亦可連接。例如，陣列410中的晶胞1905包括分段單元170,此分段單元170具20有一端點經由切換器1910a而連4妄到字符條線Wl，，其中切換器1910a可以是或包含二極管或雙極性接合晶體管。在晶胞1905中分段單元170的另一端點會連接到位線Bl。晶胞l卯5中分段單元170的另一端點可經由另一切換器1910b連接到位線B2,其中切換器1910b為具有一柵4及的晶體管，該柵4及可反相分^殳單元170的磁穿25隧4妾面堆疊而連接到切換器1910a。陣列410中的另一晶胞1907包4舌分^殳單元170，此分^爻單元170具有一端點經由切4奐器1910c而連接到字線Wl,其中切換器1910c可以是或包含二極管或雙極性接合晶體管。在晶胞1907中分段單元170的另一端點會連接到位線B2。晶l包1907中分#史單元170的另一端點可經由另一切換器1910d連接到位線B3，其中切換器1910d為具有柵極的晶體管，該柵極可反相分段單元170的磁穿隧接面堆疊而連接到切換器1910c。因此，上述實施例提供種種磁性隨機存取記憶體陣列，除了其5它元件之外，包含多個分段單元與多條導線。多個分段單元的每一個均包括并聯電性連4妄的H個N個》茲穿隧*接面堆疊，其中N為大于1的整數。磁性隨機存取記憶體陣列的此些實施例包括多個分段單元，除了上述磁穿隧接面堆疊以外，還包括電連接到磁穿隧接面堆疊的兩個切換器。任一或兩個切換器為晶體管與/或二極管或雙極10性接合晶體管。不過，在以下實施例中，所揭露的^f茲性隨機存取記憶體陣列〗又〗又應用切換裝置于多個;茲穿隧*接面堆疊。高密度記憶體陣列布局圖14的磁性隨機存取記憶體陣列410包含數據線Dl與D2、位線Bl與B2以及字線Wl與W2。f茲穿隧4妄面記憶體裝置61A、1561B、61C與61D并耳關于節點63與字線Wl之間。切4奐器65的N型金屬氧化半導體，例如連接于位線B1與節點63之間，并受到數據線Dl提供的選擇信號所控制。四磁穿隧接面記憶體裝置61A至61D每一個均會被指派到節點63。除了四個磁穿隧接面記憶體裝置之外，另外有兩個或三個記憶體裝置，或者超過四個的記憶體裝置，20亦會指派到一節點。程式線A1、A2、A3與A4分別會放置靠近對應的》茲穿隧接面記憶體裝置61A、61B、61C與61D。此夕卜，感應電^各2010在進4亍讀取4喿作時，沖企測出流經位線B1與B2的電流。圖15的磁性隨機存取記憶體陣列電路410包含數據線Dl與D2、位線Bl與B2以及字線Wl與W2。磁穿隧4矣面記憶體裝置2571A、71B、71C與71D并聯于節點73與位線Bl之間。切換器2450,在此實例中的N型金屬氧化半導體，會連4妾于字線Wl與節點73之間，并受到數據線Dl提供的選擇信號所控制。第四磁穿隧接面記憶體裝置71A-71D每一個均會指派到節點73。除了四個》茲穿隧接面記憶體裝置之外，另外有兩個或三個記憶體裝置，或者超過四個的記憶體裝置，亦會指派到節點。程式線A1、A2、A3與A4分5別放置靠近對應的磁穿隧接面記憶體裝置71A、71B、71C與71D。此外，感應電^各2410會檢測出流經位線B1與B2的電流。圖16中的》茲性隨機存取記憶體陣列電路410包含數據線Dl與D2、位線Bl與B2以及字線Wl與W2。石茲穿隧接面記憶體裝置81A與81B并聯于節點82與83之間，》茲穿隧4妄面記憶體裝置81C10與81D并耳關于節點82與位線Bl之間。在此，并耳關的》茲穿隧4妾面記憶體裝置包含磁穿隧接面記憶體裝置群，且磁穿隧接面記憶體裝置群會串聯。例如，/磁穿隧接面記憶體裝置81A與81B包含第一磁穿隧接面記憶體裝置群，磁穿隧接面記憶體裝置81C與81D包含第二磁穿隧接面記憶體裝置群，且第一與第二磁穿隧接面記憶體裝置15群會串耳關。在另一實施例中，磁穿隧接面記憶體裝置81A與81B并聯，并包含第一磁穿隧接面記憶體裝置群；磁穿隧接面記憶體裝置81C與81D串聯并包含第二磁穿隧接面記憶體裝置群；且第一與第二磁穿隧接面記憶體裝置群并聯，如圖17的磁性隨機存取記憶體陣列20410所示。甚至在此替代性實施例中，其它信號線連結，譬如數據線D1、位線B1、字線Wl與程式線A1A4，均與圖16中所示者類似。在圖17中，兩個^茲穿隧*接面記憶體裝置81A與81B每一個均被分派到節點83，且兩個磁穿隧接面記憶體裝置81C與81D每一25個均分派到節點82。除了這兩個磁穿隧接面記憶體裝置之外，另外有超過兩個的記憶體裝置亦同樣地屬于^茲穿隧接面記憶體裝置群。切換器2550,在此實例中的N型金屬氧化半導體，會連接于字線Wl與節點83之間，其會受到數據線Dl提供的選擇信號所控制。程式線A1、A2、A3與A4分別會靠近對應的》茲穿隧接面記憶體裝置81A、81B、81C與81D;也方文置。》匕夕卜，感應電路2510會才全測出流經〗立線Bl與B2的電流。5當所揭露原理的各種實施例已經被揭露于上的同時，我們應該理解到，他們但f又經由實例而非限制來呈現。因此，本發明的廣度與范圍不應該受到任一上述示范性實施例所限制，<旦卻應該僅僅才艮據從本申請所發出的任何申請專利范圍與其等同物來定義。再者，以上優點與特征被提供在所說明的實施例中，但卻不應該將此發出10申請專利范圍的應用限制在達到任一或所有以上優點的制程與結構。此外，在此的部^f分不應該限制或通過這些申"i青所產生具有本發明特征的申請專利范圍。特別是通過實例，雖然該標題指的是"
技術領域：
"，但是這些申請專利范圍不應該受到在此標題下所選出用15來描述所謂
技術領域：
的語言的限制。再者，在"背景"中對技術的描述并不被論釋為承認那4支術是本申請中任何發明的先前技術。"
發明內容"也不會被視為在所發出申請專利范圍中所陳述的發明特征。再者，在本申請中對單一"發明"的任何參考不應該被使用來爭辯在本申請中只有單獨一個創新點。許多發明可才艮據從本申請20發出的多個申請專利范圍的限制來陳述，于是此申請專利范圍可定義發明與其等同物，其皆因而受到保護。在所有情形中，按照此申請，這些申請專利的范圍應該被視為是在它們自己的法律依據上，〃f旦不應該受到在此所陳述標題的限制。權利要求1.一種集成電路記憶體芯片，包含第一記憶胞陣列，包含高速磁性記憶胞陣列；以及第二記憶胞陣列，緊鄰所述第一記憶胞陣列，所述第二記憶胞陣列包含高密度磁性記憶胞陣列。2.根據權利要求1所述的記憶體芯片，其中就每一磁性阻堆疊，所述每一高速磁性記憶胞與所述每一高密度磁性記憶胞包含切換裝置。3.才艮據權利要求1所述的記憶體芯片，其中，在所述高速》茲性記憶胞與所述高密度磁性記憶胞中的磁性阻堆疊包含磁性穿隧4妾面堆疊。4.根據權利要求1所述的記憶體芯片，進一步包含與所述高速記憶體陣列中的磁性記憶胞一起使用的第一陣列邏輯，與所述高密度記憶體陣列中的磁性記憶胞一起使用的第二控制陣列邏輯。5.根據權利要求4所述的記憶體芯片，進一步包含接合所述高速記憶體陣列與所述第一陣列邏輯的第一組導線，以及4妾合所述高密度記憶體陣列與所述第二陣列邏輯的第二組導線。6.根據權利要求5所述的記憶體芯片，其中，所述第一組導線與所述第二組導線每一個包含至少一位線、字線與程式線。7.根據權利要求5所述的記憶體芯片，其中，所述第一組導線與所述第二組導線共有至少一類型的導線。8.—種集成電路記憶體芯片，包含第一記憶胞陣列，包含高速磁性記憶胞陣列，其中就磁性阻堆疊，每一所述高速磁性記憶胞包含切換裝置；第二記憶胞陣列，緊鄰所述第一記憶胞陣列，所述第二記憶胞陣列包含高密度磁性記憶胞陣列，其中就每至少兩個磁性阻堆疊，每一所述高密度磁性記憶胞包含切換裝置；與所述高速記憶體陣列中的磁性記憶胞一起使用的第一陣列邏輯；與所述高密度記憶體陣列中的i茲性記憶胞一起使用的第二控制陣列邏輯；接合所述高速記憶體陣列與所述第一陣列邏輯的第一組導線；以及接合與所述高密度記憶體陣列與所述第二陣列邏輯的第二纟且導線。9.一種集成電路記憶體芯片，包含第一記憶胞陣列，包含高速磁性記憶胞陣列，其中就每一磁性阻堆疊，每一所述高速磁性記憶胞包含至少一切換裝置；第二^己憶^>陣列，緊鄰所述第一i己憶^[包陣列，所述第二記憶胞陣列包含高密度磁性記憶胞陣列，其中就每至少兩個磁性阻堆疊，每一所述高密度磁性記憶胞包含切換裝置；與所述高速記憶體陣列中的磁性記憶胞與所述高密度記憶體陣列中的磁性記憶胞一起使用的陣列邏輯；接合所述高速記憶體陣列與所述陣列邏輯的第一組導線；以及接合所述高密度記憶體陣列與所述陣列邏輯的第二組導線。10.根據權利要求9所述的記憶體芯片，其中，所述陣列邏輯進一步包含與所述高速記憶體陣列中的磁性記憶胞一起使用的第一陣列邏輯，以及另外與所述高密度記憶體陣列中的^茲性記憶胞一起使用的第二陣列邏輯。全文摘要本發明涉及一種用于制作先進的磁性隨機存取記憶陣列(MRAM)的技術，供建構記憶體集成電路芯片。更特別地，本發明涉及一種集成電路記憶體芯片，其包含至少一高速磁性記憶胞陣列與至少一高密度磁性記憶胞陣列的組合。因此，揭露于此的記憶體芯片，在同一記憶體芯片上提供了高速記憶胞與高密度記憶胞兩者的優點。因此，本發明的應用乃通過高速記憶胞陣列中的記憶胞而實現，其優勢來自于高速記憶胞的使用(或者甚至需要)。文檔編號H01L23/52GK101304039SQ200810006260公開日2008年11月12日申請日期2008年2月4日優先權日2007年2月6日發明者林文欽,王郁仁,鄧端理,鄭旭辰申請人:臺灣積體電路制造股份有限公司