專利名稱：多晶粒封裝及其方法
技術領域：
本發明系關于一種系統級封裝(SIP)結構，尤系指一平板尺寸封裝CPSP)之系統級封裝 背景技術于半導體組件領域，組件密度持續地增加且組件尺寸持續地縮 小，封裝或連結技術于上述之高密度組件上，日益重要。傳統之覆晶 黏著方式一數組錫凸塊形成于晶粒表面上，錫凸塊之構成，藉由使用 一含錫之復合材料，經由鋼板制作一意欲之錫凸塊圖案。芯片封裝之 功能包含功率分配、訊號分配、散熱、保護以及芯片支撐。當半導體 芯片變得更復雜時，傳統封裝方式，例如導線架封裝、軟板封裝以及硬板封裝技術，便無法應付更小尺寸、更高密度之IC封裝需求。現今之多晶粒模塊或混合電路， 一般而言，將晶粒黏著于一機板 上且密封于一外殼中。此一般使用一多層基板，其中包含多層導線與 界電層以三明治結構形成。多層基板傳統上以迭片技術制作，其中金 屬導體各自形成于介電層上，接著將之堆棧并連結。為滿足高密度、高性能速度需求，故而發展系統單芯片(SIP)與系 統級封裝(SIP)，而多晶粒模塊廣泛應用于多種功能芯片整合。多晶粒模塊或多晶粒封裝技術，提供多個黏著未封裝集成電路(ic)("裸晶")方式于一基材上，其多個晶粒被"封裝"于一整個密封材料或其它聚合 物，多晶粒模塊提供一高密度模塊，其于計算機主板需求面積小，多 晶粒模塊亦提供整合性功能測試之好處。更進一步，因為傳統封裝技術必須將晶圓切割成為個別晶粒，再 各自封裝，此技術于制程中消耗大量時間。因為芯片封裝技術受到集 成電路研發影響甚巨，故而當電路之面積成為必要，封裝技術亦受其影響。由于以上所述，封裝技術由球狀矩陣(BGA)、倒裝芯片 (FC-BGA)、芯片尺寸級封裝(CSP)演進至今日之晶圓尺寸級封裝(WLP)。"晶圓尺寸級封裝"顧名思義，整個封裝與其晶圓上之內部聯機，以及其它制程步驟，皆完成于分割(切割)成為芯片(晶粒)前。一 般而言，當完成整個組裝制程或封裝制程后，單個的半導體封裝于晶 圓上被分開，成為多個半導體晶粒，此晶圓尺寸級封裝具有極小面積， 并具有極佳之電器特性。晶圓尺寸級封裝技術為 一種先進封裝技術，其晶粒于晶圓上同時 制造并測試，其后將其切割分開并組裝用于表面黏著產線。因為晶圓 尺寸級封裝技術利用整個晶圓，并非使用單顆芯片或晶粒，因此于執 行切削制程前，封裝與測試業己完成，更進一步，晶圓尺寸級封裝技 術之先進，使得打線、黏晶與填充等制程可省略。使用晶圓尺寸級封 裝技術，可降低制造成本，其尺寸與晶粒相當，此一技術可符合電子 組件極小化之需求。雖然晶圓尺寸級封裝技術有上述之優點，某些因素依然影響此技 術之接受度。例如，雖然晶圓尺寸級封裝技術，可降低集成電路與基板連接間(增層build up layers -重布層RDL)之熱膨脹系數(CTE)不匹 配之影響，但是無法于芯片尺寸間允許更高球數。當組件尺寸為最小， 其終端接點數將被限制。更進一步，此晶圓尺寸級封裝， 一復數個焊 墊形成于半導體晶粒上作為重布，藉由傳統重布制程，其中包含之重 布層，接入一數組型態之多個金屬墊。錫球直接熔接于金屬墊上，藉 由重布制程，其形成一數組型態。 一般而言，所有堆棧之重布層形成， 位于晶粒以及增層之上，因此增加封裝厚度，此與降低芯片尺寸之需 求相沖突。因此本發明提出一以堆棧與相鄰排列結構，作為WLP(板材晶圓)扇出之多晶粒封裝。發明內容本發明于在其一觀點中，提供一 SIP封裝其具有較高之可靠度以 及較低之價格優勢。本發明提供一多芯片封裝結構，其基板具有一芯片容納凹槽形形 成于基板之上表面，以及一通孔結構以構成電子線路，于通孔下方連 結終端接點形成導通。 一第一晶粒放置(黏著)于容納槽中， 一第一介電層形成于第一晶粒與此基板之上，并且將之填充入槽中晶粒與側壁間隙。 一第一重布導電層(RDL)形成于第一介電層之上，其中之第一 RDL已通孔方式連結，第一芯片與終端接點。 一第一介電層形成于 第一RDL之上，以露出接點(其包含一金屬墊層(UBM)結構，圖中未 顯示)。 一第二芯片被放置。 一第三介電層形成于第二芯片之下(于主 動面側)， 一第二重布導電層(RDL)形成于此第三導電層之上，其中第 二RDL與此第二芯片接合。 一第四介電層形成于第二RDL之下，以 露出接點(其包含一金屬墊層(UBM)結構，圖中未顯示)，導電凸塊形 成于第一芯片與第二芯片間，以作為結合第一介電層之接點與第二介 電層之接點。此外， 一包覆材料布滿于第二芯片四周，可為一選擇性 結構設計。此第一RDL之扇出，由此第一芯片之金屬(鋁)墊至終端墊，經由 基板之金屬通孔，并由第一晶粒耦合電氣訊號。此第二晶粒之上方結構，可以硅基之晶圓尺寸級封裝制成，其具 有之一增層(第二RDL)與導電凸塊，其制作于晶粒切割之前。晶粒切 割后，于板材晶圓制程(并與第一 RDL、接點-包含UMB結構)， 使用覆晶黏著方式黏著此第二晶粒(WLP-CSP)。此外，此多芯片封裝結構包含一基板，其至少具有兩晶粒，且通 孔結構形成導通，其中導線具有終端墊，形成于通孔結構之下。 一第 一晶粒與第二晶粒被放置(黏著)于至少兩分開之晶粒容納槽。 一第一 介電層形成于第一晶粒之上、第二晶粒與其基板間，并且將之填充入 槽中晶粒邊緣與側壁間隙一第一重布導電層(RDL)形成于第一導電層 之上，其中此第一 RDL，藉由通孔結構，與第一晶粒、第二晶粒與 終端墊接合。 一第二介電層形成于第一 RDL之上以裸露接點(其包含 一金屬墊層(UBM)結構，圖中未顯示)。接著為一第三晶粒， 一第三 介電層形成于第三晶粒之下(于主動面上)。 一第二重布導電層(RDL) 形成于第三介電層之下，其中其第二 RDL接合至第三晶粒， 一第四 介電層形成于第二 RDL之下，以為裸露接點(其包含一金屬墊層 (UBM)結構，圖中未顯示)。導電凸塊介于此第一晶粒且/或與第二晶 粒與第三晶粒間形成，藉由此第一RDL與第二RDL接合。此第三晶粒之上方結構，其可為硅基之晶圓尺寸級封裝(WLP)制成，其具有其增層(第二 RDL)，且其導電凸塊之制作先于晶粒切割。 晶粒切割之后，于己處理之面板上(具有第一 RDL與接點-包含其金屬 墊層UBM結構)以覆晶黏著方式黏著此第二晶粒(WLP-CSP)。此第一介電層其包含一彈性介電層。另一實施方式，此第一與第 二介電層包含一硅基介電材料，苯環丁烯BCB或聚亞酰胺(PI)，其中 之硅基介電材料其包含硅氧烷高分子(SINR)，道康寧(Dow Corning) WL5000系列或其復合物。其第一與第二介電層可包含一光敏(光圖 形轉移photo-patternable)層。此基板之材料包含環氧樹脂型之FR5、 FR4、 BT等PCB(印刷電 路板)、合金、玻璃、硅、陶瓷或金屬。另一方式，此基板材料包含 合金42(Alloy42)(42。/。鎳-58%鐵)。本發明進一步提供一方法以形成半導體組件封裝，包含提供一基 板具有一晶粒容納槽形成于一基板之上表面，且一通孔結構形成導 通，其中之導線電路于通孔之下具有終端接點。接著至少一第一晶粒 被重布，以一取放對位系統工具，使其具有設計過之線寬。黏性材料 至少黏于第一晶粒之背面，且接著此基材被黏著(于真空狀態)于晶粒 背面，且此晶粒位于基板凹槽，藉由工具散布于板上。緊接著一第一 介電層涂布于第一晶粒與此基板之上，并填入于此晶粒邊緣與凹槽側 壁之間隙。 一第一RDL接著形成于此第一介電層上，接著一第二介 電層被形成于第一 RDL上，且裸露接點與此UBM結構。 一第二晶 粒制作，且一第三介電層被形成于第二晶粒之下(于主動面一側)，一 第三RDL接著形成于第三介電層之下。緊接著第四介電層被形成于 第二 RDL之下，以形成接觸金屬電極(包含UBM制程)并作為此第二 RDL之保護。導電凸塊被形成于第一晶粒與第二晶粒間，以作為接 合此第一 RDL與此第二 RDL，最后一圍阻材料布滿于第二芯片四周， 可為一選擇性結構設計。于上述制程形成一第二晶粒之方法，包含一硅基晶圓具有第二晶粒。
圖1顯示根據本發明之堆棧SIP之扇出結構之剖面視1A為基板圖2顯示根據本發明之平行(并排)SIP之扇出結構之剖面視3顯示根據本發明之另一堆棧SIP之扇出結構之剖面視中2 基板4 容納凹槽6 通孔8 終端接點8a導電凸塊10導電線路12保護層14黏性(黏晶)材料18 晶粒20 接點22介電層24第一重布傳導層24a重布傳導層26介電層28a切割道30第二芯片32介電層34第二重布傳導層36第二接點38介電層40導電(焊接)凸塊42保護層50上層被動組件60上層被動組件70下層芯片具體實施方式
本發明將以較佳之實施例及觀點加以詳細敘述，而此類敘述系解 釋本發明之結構及程序，只用以說明而非用以限制本發明之申請專利 范圍。因此，除說明書中之較佳實施例之外，本發明亦可廣泛實行于 其它實施例。本發明揭露一圓尺寸級封裝(WLP)結構，利用一基板其具有預先 設計通孔之電路于其中，且于基板中具一凹槽。 一光敏材料覆蓋于晶 粒與先前之基板上，較佳之光敏材料為具彈性材料。圖1顯示根據本發明之一平板級封裝(panel scale package, PSP)用 于系統級封裝(SIP)之剖面視圖，如圖1所示，此系統級封裝包含一基 板2其具有一晶粒容納凹槽4于其中，放置一晶粒18。此基板2可 為圓形例如晶圓形狀，其直徑可為200、 300 mm或更大，其亦可為 方形形狀如平板狀。圖1顯示預先成形基板2之剖面圖， 一切割道 28a為一晶圓尺寸級封裝之切割點或面。如圖所示，此基板2形成一 凹槽4，且具有電路IO，通孔6結構由金屬灌注其中。復數個通孔被 建制，由基板上表面至下表面，貫穿基板2。 一導電材料將被重新灌 入通孔6以作為電路連結，終端接點8位于基板之下表面，且藉由導 電材料與通孔6連接。 一導電線路10被制作于基板2之下表面，一 保護層12例如環氧樹脂錫膏罩幕，形成于導電線路10上以作為保護。晶粒18放置于此基板2之容納凹槽4內，且以黏性(黏晶)材料 14固定， 一般接點(金屬焊墊)形成于晶粒18之上。 一光敏層或介電 層22形成于晶粒18之上，且注入晶粒18與凹槽4側壁間之空間。 復數個開口以微影制程或曝光顯影制程，形成于介電層22，此復數 個開口各自對準接觸面通孔6以及晶粒18之接觸或I/O接點20。此 重布層RDL24提供作為傳導線路24，其以選擇性移除部分介電層22， 形成于介電層22之上。其中之RDL24作為晶粒18導通至I/O接點 20之電氣連結。藉由于通孔上之接觸導通面金屬以及于焊墊上之接 點金屬， 一部份之RDL將在填入于介電層22之開口。 一介電層26 形成并覆蓋于RDL 24，此介電層26形成于晶粒18、基板2與介電 層22之頂上，復數個開口形成于介電層26中，且與RDL24曝光部 分對齊。一第二芯片30具有第二接點36，介電材料32被形成(覆蓋)于一芯片30之表面，以裸露芯片30之晶墊36， 一種子金屬層與第二重 布傳導層34，通過介電層32連接至接點36。此重布傳導層34為導 通連結晶粒30之用，其它介電材料38具有開口被形成(覆蓋)于重布 層34，以裸露重布層34接點(錫球接點)，以及保護晶粒30。此開口 之制作使用傳統方式且對準重布傳導層34，覆晶球下金屬層(UBM) 形成于接點開口之上，導電(悍接)凸塊40接合RDL 24與RDL 34， 此結構與終端接點8為柵格數組封裝(LGA)形式之SIP(系統級封裝) 或SIP-LGA。若是導電凸塊加入，此為BGA(球柵數組)之SIP(系統級 封裝)或SIP-BGA。此處之表面其具有兩芯片，其為相互面對面。一保護層42覆蓋于芯片30以及導電凸塊之上，保護層42之材 質可為環氧樹脂、橡膠、樹脂、塑料或陶瓷等。其須注意，此第一芯片18可經由導電凸塊40與第二芯片30、 第一RDL40與第二RDL38導通，其配置為選擇性。由此可見，此 第一芯片18置于一凹槽4中，以降低整個SIP高度。此第一RDL配 置為一散出形式，以增加球間距，致使增加可靠度與散熱性。此基板2之材料較佳為環氧樹脂型，FR5、 B —三氮樹脂 (Bismaleimidetriazine，BT)， PCB具有被定義之凹槽或金屬，合金42 具有預先蝕刻之電路。有機基板其具有高玻璃轉化態溫度為環氧樹脂 型，FR5、 B—三氮樹脂(Bismaleimidetriazine，BT)形基板其較適用， 為其介電材料烘烤必須不高于基板2之玻璃轉化態溫度，以防止基板 性質改變。其合金42之組成為42%鎳與58%鐵，柯華合金(Kovar) 以可被使用，其組成為29%鎳、17%鈷、54%鐵，金屬銅亦可使用， 而玻璃、陶瓷、硅可作為降低熱膨脹系數之用。于本發明一實施例中，此介電層22為一彈性介電材質較佳，其 為硅基介電材料，包含硅氧烷高分子(SINR)，道康寧WL5000系列與 其組合物，且其彈性材料可用于釋放、緩沖熱機械應力。于另一實施 例中，此介電層可為聚亞酰胺(PI)或硅氧樹脂(silicone resin)，此為一 光敏層較佳，以作為簡化制程。于本發明另一實施例中，此彈性介電層22為一種CTE大于100 (ppm/。C)之材料，伸長速率約為40%(30%-50%較佳)，且其硬度介于 塑料與橡膠間，其中介電層22厚度，取決于溫度循環測試，RDL/介電層間之應力累積。于本發明另一實施例中，此RDL 24、 34材料包含鈦/銅/金之合 金或鈦/銅/鎳/金之合金，其RDL 24之厚度由2微米至15微米，鈦/ 銅/合金以濺度技術制成，其種子金屬層亦然，且其銅/金或銅/鎳/金合 金由電鍍方式形成，利用電鍍技術制作RDL，其可使RDL之厚度， 于溫度循環中，足以承受CTE失配。此金屬接點20、 36可為鋁或銅 或其混合物。若此FO-WLP結構使用SINR作為彈性介電層與以銅作 為RDL金屬，其RDL/介電層接口之應力即可被降低。參照圖標二，此第一芯片18與此第二芯片30被放置于容納凹槽 4中，于基板2中其具有不同之尺寸，且各自固定于一黏著(黏晶)材 料14與28。于圖2之上半部，第一芯片18與第二芯片30并未設計 為堆棧結構，此第二芯片30位于第一芯片18接鄰，且兩芯片藉由一 橫向導通線24相互連結，而非藉由通孔結構。如圖所示，此基板至 少包含兩凹槽，以作為分別容納第一與第二芯片。BGA封裝之導電 凸塊8a， LGA封裝之終端接點8，顯示于圖中。若是導電凸塊省略， 則其為LGA形式之SIP (系統級封裝)或SIP-LGA。其它之部件類同 于圖l，因此其它類同之部件被省略。此外，本實施例中之圖3為結合圖1與圖2之觀念，至少三芯片 排列于SIP封裝，其上層芯片30可經由RDL 24、 34以及導電凸塊 40聯通芯片18，其下層芯片18與70可經由RDL24a接合，且其上 層被動組件50與60可經由RDL 24與下層芯片70聯通。其上層芯片30具有增層與焊錫凸塊，先晶粒切割制程(后晶圓制 程)，其制程為晶圓級封裝，且其為晶圓級晶粒尺寸封裝(WLP-CSP) 結構與制程。此上層芯片30可為倒置黏著方式，藉由覆晶黏晶機將 之置于下層芯片(板狀晶圓)之上，藉由表面黏著技術(SMT)制程之紅 外線回焊焊接，且其被動組件50與60可與下層芯片一并黏著。一保護層42形成附帶于此第二芯片30，此被動組件50、 60以 及導電凸塊40為選擇性結構，其保護層42之材料可為可為環氧樹脂、 橡膠、樹脂、塑料或陶瓷等。如圖l-3所示，此晶粒扇出RDLs24、 24a，藉由通孔結構，其 向下聯通至終端接點8。此其不同于習知之多晶粒封裝(MCP)技術，其堆桟晶粒各層，致使增加封裝厚度。然而，其違反晶粒封裝厚度之 法則。相反地，本案其中端接點位于晶粒焊墊側之另一面。其聯通線路藉由通孔穿過基板2,且將訊號連至終端接點8，因此其晶粒封裝厚度可有效之縮減，本發明之封裝將薄于習知技術。進一步，其基板于封裝前預先備置，此凹槽4與導線電路IO亦是預先決定，因此其產 能將比先前提升。本發明揭露之WLP扇出，亦無堆棧增層于RDL上。于晶圓制程后且將其背面研磨至所欲之厚度，其晶圓切割成晶 粒。其基板預先形成內建線路于其中，且至少具一凹槽。其基板材料 為具有較高玻璃轉化態溫度Tg性質之FR5/BT印刷電路板較佳，其 基板可具有不同面積之凹槽(例如，等于晶粒面積加各側邊約100微 米)，以容納不同尺寸之晶粒，且其凹槽深度大于晶粒厚度約20至30 微米，以容納黏晶材料厚度。其內部連結接點可被重布，以較適之面 積放寬線寬尺寸，增加產出良率。本發明所述之制程其包含對準工具(板)，于其上具有對準圖案， 接著膠水圖案涂布于工具上(作為黏著晶粒表面)，接著使用精密取放 對位系統，以覆晶方式將已知良裸晶粒(known good dies)以期望之間 距置于工具上。其黏膠圖案將芯片黏于工具上，緊接著晶粒黏著材料 涂布于晶粒背面，其基板上表面除了凹槽外亦圖布黏膠圖案，接著真 空固化其晶粒黏著材料，接著由工具與板材晶圓(板材晶圓意指其晶 粒被黏著于基板之凹槽內)將其分開。晶粒黏著材料以熱烘烤確保其 晶粒固著于基板上。另一方式，黏晶機以精密對位方式，且晶粒黏著材料以圖布于基 板凹槽內，亦即上層之覆晶芯片己放置于板材晶圓上(下層芯片具有 增層)，接著回焊爐焊接覆晶與/或制程中置于板材晶圓之被動組件， 其上層芯片(粒)于制程后具有一覆晶凸塊結構(WLP-CSP)。因為晶粒已于基板上重布，接著執行一清潔制程，以干式與/或 濕式清潔制程，清潔晶粒表面。下一步，為涂布介電材料于板材表面， 接著藉由真空程序以確保無氣泡殘存于板材上。緊接著實施微影制程 以露出接觸面與金屬(鋁)焊墊與域切割道，接著施行電漿清潔制程， 以清潔接觸面與金屬(鋁)焊墊。下一步驟為以濺鍍鈦/銅作為金屬層種 子，并接著涂布光阻于介電層與金屬層種子上，以形成重布層(RDL)圖案。接著施行電鍍制程以形成銅/金或銅/鎳/金作為重布層金屬，接著移去光阻并干蝕刻金屬層以及露出接觸金屬墊，以形成RDL金屬 走線。緊接著，其下一步為披覆或涂布上介電層以及露出焊料圖塊之 金屬墊與/或切割道，此即完成其第一層板材制程。后續程序可重復上述之步驟，以形成多層金屬與介電層，以完成 第二層晶粒。濺鍍鈦/銅步驟以形成金屬種子層，且涂布PR以形成 RDL圖案，接著電鍍步驟以形成銅/金于RDL圖案，接著剝除PR且 以濕蝕刻種子金屬，以形成第二重布重布金屬走線， 一上介電層型成 以保護其第二RDL走線。越薄之晶粒(約50- 127微米)，可得較佳制程特性與可靠性，其 制程進一步包含藉由覆晶黏晶機黏著上層芯片(CSP)。之后其上層芯 片(CSP)被黏著，以熱回焊制程作焊接，接著導電(焊接)凸塊(球)連結 于第一 RDL與第二 RDL。接著執行測試，以垂直測試卡作板材晶圓級最后測試。經測試后， 其基板被切割為單一封裝，成為具有多晶粒之單獨SIP單元，此封裝 為分開地包裝，經取放封裝(組件)至托盤、膠帶或巻帶。本發明所述具有之優點其前制備基板具有預先成型之凹槽；其凹槽大約等于晶粒大小加 上兩側邊各50至100微米裕度，此可以填充彈性介電材料，以吸收 硅晶粒與基板間(FR5/BT) CTE差異所產生之熱機械應力，作為應力 緩沖釋放區域。肇因于于晶粒與基板上表面簡單增層，此SIP封裝之 產能將被增加(生產時間減少)。其導線電路與終端接點于晶粒之主動 面之另一側，其晶粒放置程序與現今同。本發明之制程無須填入砂心 黏糊(樹脂、環氧化合物、[聚]硅氧橡膠等)，亦無焊料與母板PCB造 成CTE差異。其晶粒與基板FR4深度差異約為20微米至30微米(作 為晶粒黏著材料裕度)，晶粒黏著于基板之凹槽后，其晶粒與基板表 面基準相同，以利增層程序。只有當硅基介電材料(SINR較佳)涂布 于主動面與基板(FR45或BT較佳)表面，其接觸面結構以光罩制程露 出，只有當介電材料(SINR)為光敏材料作為接觸面露出。真空制程用 于SINR涂布時減少氣泡因素。于晶粒連結于基板前，其晶粒黏著材 料先涂布于晶粒背面。本發明于封裝級與基板級之可靠度皆優于往昔，尤其于板級之溫度循環測試，其歸因于基板與PCB母板之CTE 相同，因此無熱機械應力產生至焊料凸塊/球極。其成本低且制程簡 單，亦于制作結封裝(多晶粒封裝)。雖然已詳述本發明之較佳實施例，在不背離本發明之精神與范疇 的前提下，關于本發明多種的改變與取代是可施行的。本發明只受下 述之申請專利范圍與其等效范疇所限制。
權利要求
1.一多晶粒封裝結構，其特征在于所述多晶粒封裝結構，其包含一基板其具有一晶粒容納凹槽形成于此基板之上表面且一通孔結構貫通形成，其中具一導線電路具終端接點形成于此通孔結構之下；一第一晶粒放置于此晶粒容納凹槽內；一第一介電層形成于此第一晶粒與此基板之上；一第一重布傳導層(RDL)形成于此第一介電層之上，其中第一RDL藉由此通孔結構接合此第一晶粒與此終端接點；一第二介電層形成于此第一RDL之上；一第二晶粒；一第三介電層形成于此第二晶粒之下；一第二重布傳導層(RDL)形成于此第三介電層之下，于此第二重布傳導層RDL接合此第二晶粒；一第四介電層形成于此第二重布傳導層RDL之下；導電凸塊形成于第一晶粒與第二晶粒間，以接合此第一重布傳導層RDL與此第二重布傳導層RDL。
2. 根據權利要求1所述的多晶粒封裝結構，其特征在于其中此第 一介電層包含一彈性介電層。
3. 根據權利要求1所述的多晶粒封裝結構，其特征在于進一步包 含一圍阻材料形成于此第二晶粒之周圍。
4. 一多晶粒封裝，其特征在于所述多晶粒封裝，其包含一基板其至少具有兩晶粒容納凹槽形成于此基板上表面以容納 至少兩晶粒且通孔結構形成于其間貫通，其中導線電路具有終端接點 形成于此通孔結構之下；一第一晶粒與第二晶粒放置于此分開之至少兩晶粒容納凹槽；一第一介電層形成于此第一晶粒，第二晶粒與此基板之上， 一第一重布導電層RDL形成于此第一介電層之上，其中此第一RDL 藉由此通孔結構為接合此第一晶粒、第二晶粒與終端接點； 一第二介電層形成于此第一 RDL之上； 一第三晶粒；一第三介電層形成于此第三晶粒之下；一第二重布導電層(RDL)形成于此第三介電層之下，其中此第二 RDL接合此第三晶粒；一第四介電層形成于此第二 RDL之下；導電凸塊形成于此第一晶粒與此第三晶粒以接合此第一 RDL與 第二RDL。
5. 根據權利要求4所述的多晶粒封裝，其特征在于進一步包含至少一被動組件黏著并連接于此第一 RDL之接點。
6. 根據權利要求4所述的多晶粒封裝，其特征在于進一步包含一 圍阻材料形成于此第三晶粒之周圍。
7. —形成半導體元間封裝之方法，其特征在于所述形成半導體元 間封裝之方法，其包含提供一基板其具有晶粒容納凹槽形成于此基板之上表面，且一通 孔結構形成貫通其中，于此通孔之下，其中具有終端接點之導線 電路；于工具上至少重布一第一晶粒，藉由精密取放對位系統使具有所欲之線寬；涂布黏著材料至少于此第一晶粒之背面；黏著此基板至此晶粒背面，且此晶粒放置于此基板之此凹槽上， 且藉由此工具分開形成板材晶圓；涂布一第一介電層至少于此第一晶粒與此基板，并且將之填充入 此凹槽中晶粒邊緣與側壁間隙； 形成一第一RDL于此第一介電層之上；形成一第二介電層于此第一RDL之上，以作為露出接觸點；施行一第二晶粒；形成一第三介電層于此第二晶粒之下； 形成一第二 RDL于此第三介電層之下；形成一第四介電層于此第二 RDL之下，以作為保護此第二 RDL 并露出第二第二接點；且形成一導電凸塊于此第一晶粒與此第二晶粒之間，以連接此第一 RDL之此第一接點與此第二 RDL之第二接點。
8. 根據權利要求7所述的形成半導體元間封裝之方法，其特征在于 進一步包含一圍阻材料形成于此第二晶粒之周圍。
9. 根據權利要求7所述的形成半導體元間封裝之方法，其特征在于 其中此第二晶粒由晶圓尺寸級封裝制成(WLP)并具有增層(RDL)，且 焊料凸塊/球極于晶粒之上方表面，接著利用覆晶黏著方式黏著此第 二晶粒(WLP-CSP)于基材晶圓制程上，以回焊焊料凸塊/球極以接合 此第一 RDL之第一接點以及此第二 RDL之第二接點。
全文摘要
本發明提出一多晶粒封裝結構，其包含一基板具有容納凹槽于其上表面中，與一第一通孔結構其中之終端接點于第一通孔之下，一第一晶粒放置于容納凹槽，且一第一介電層形成于第一晶粒與基板之上，一第一重布導電層(RDL)形成于第一介電層之上。一第二介電層形成于第一RDL之上，一第三介電層形成于一第二晶粒之下，一第二重布導電層(RDL)形成于第三導電層之下，一第四介電層形成于此第二RDL之下。導電凸塊接合此第一RDL與此第二RDL，一圍阻材料環繞于此第二晶粒，此第二晶粒藉由此第一RDL、第二RDL以及此導電凸塊，導通至此第一晶粒。
文檔編號H01L25/00GK101232008SQ20081000002
公開日2008年7月30日 申請日期2008年1月3日 優先權日2007年1月3日
發明者楊文焜 申請人:育霈科技股份有限公司