半導體裝置的制作方法

專利名稱：半導體裝置的制作方法
技術領域：
本發明涉及將至少兩個半導體芯片相互電連接的半導體裝置。
背景技術：
近年來，隨著LSI的大規模化及工藝的復雜化，將不同種類的半導 體芯片容納在一個封裝內的所謂SIP (System in Package:系統級封裝) 方法正在不斷普及。利用該方法，還能夠促進與其他公司的半導體芯片 的混裝以及與光/機械等不同種類的半導體芯片的混裝等的多功能化。
例如在專利文獻1或專利文獻2中公開了這種以往的SEP技術。這 種以往的SIP例如層疊兩個不同的半導體芯片，將它們堆疊配置在引線 框上。目卩，在SIP中，將半導體芯片安裝在引線框上，進而半導體芯片 被安裝在芯片上。然后，在該SIP中，利用接合線從芯片的接合焊盤接 合到引線框上。然后，在SIP中，再利用接合線從芯片的接合焊盤接合 到引線框上。由此能夠實現高密度的半導體集成電路芯片的安裝。
另外，作為其他現有技術的例子，存在像CSP (Chip Size Package: 芯片尺寸封裝)及倒裝芯片這樣，可通過如下方式來實現高密度的半導 體芯片安裝的方法，即在半導體芯片上，在進行追加布線后生成焊錫、 金或銅的凸點，然后與基板壓接起來。
另外，關于這些封裝方法中半導體芯片之間的電連接，例如非專利 文獻所示，公開了這樣的方法，即通過微凸點(micro bump)將排列在 半導體芯片周圍的連接焊盤彼此連接。
專利文獻l:日本特開2004-134715號公報
專利文獻2:日本特開2003-007960號公報
非專禾!j文獻3 : 2004 IEEE International Solid-State Circuits Conference(ISCC 2004/SESSION 7/TD:SCALINF TRENDS〃.5) 「A 160Gb/s Interface Design for Multichip LSI」p. 140 141
包含上述非專利文獻3在內，要求在上述封裝中的半導體芯片之間， 進一步提高總線之間的傳輸速率。但是，在提高半導體芯片之間的傳輸 速率(總線之間的傳輸速率)時，如果頻率上升，則會產生噪聲或者產 生連接布線的串擾等。

發明內容
因此，本發明的目的在于，提供一種能在不產生噪聲及串擾的情況 下，提高芯片之間的傳輸速率的半導體裝置。 上述課題是通過以下手段來解決的。
艮P，本發明的半導體裝置的特征在于，該半導體裝置具有布線芯 片，其具有貫穿芯片厚度方向的多個貫穿電極；第1半導體芯片，其具 有在該第1半導體芯片的主面上排列成陣列狀的第1連接焊盤組，并且 該第1半導體芯片還具有第1輸入輸出區域，在該第1輸入輸出區域中， 針對該第1連接焊盤組中的每個焊盤，在相應焊盤的正下方配設有與該 焊盤電連接的第1輸入輸出電路，并且所述第1輸入輸出電路與相應焊 盤一起排列成陣列狀；以及第2半導體芯片，其具有在該第2半導體芯 片的主面上排列成陣列狀的第2連接焊盤組，并且該第2半導體芯片還 具有第2輸入輸出區域，在該第2輸入輸出區域中，針對該第2連接焊 盤組中的每個焊盤，在相應焊盤的正下方配設有與該焊盤電連接的第2 輸入輸出電路，并且所述第2輸入輸出電路與相應焊盤一起排列成陣列 狀，第1半導體芯片和第2半導體芯片分別安裝在所述布線芯片的第1 主面和第2主面上，使得所述第1輸入輸出區域與所述第2輸入輸出區 域隔著所述布線芯片對置，并且所述第1連接焊盤組的各焊盤與所述第2 連接焊盤組的各焊盤分別借助所述多個貫穿電極中的各個貫穿電極而電 連接。
在本發明的半導體裝置中，采用了這樣的半導體芯片，S卩該半導 體芯片針對用于與外部連接的每個連接焊盤都配設有輸入輸出電路，并
且將它們排列成陣列狀。該半導體芯片能夠實現多比特的i/o陣列(由排列成陣列狀的單元區域(單元區域包含輸入輸出電路)構成的輸入輸出
區域)，例如可具有256 4096比特的比特范圍。因此，不需要提高頻率， 即能在不產生噪聲及連接布線的串擾等的情況下，極大地改善總線之間 的傳輸速率。
而且，以彼此的I/O陣列(輸入輸出區域)相面對、且借助貫穿電 極而電連接的方式，將兩個這種具有i/o陣列(輸入輸出區域)的半導體 芯片分別安裝在布線芯片的第1主面和第2主面上。因此，使兩個半導 體芯片的I/0陣列(輸入輸出區域)彼此之間的距離達到最短，并且作為 布線的貫穿電極的長度(布線芯片的厚度方向的長度)實質上也與該距 離相等，實現了最短連接，從而能夠進一步改善總線之間的傳輸速率。
這里，所謂"輸入輸出電路"，不僅包含具有信號的輸入和輸出這兩 方面功能的電路，還包含單獨具有輸入功能的電路和單獨具有輸出功能 的電路。即，這表示也可以采用這種結構配設輸入電路的連接焊盤為 輸入專用的連接焊盤，配設輸出電路的連接焊盤為輸出專用的連接焊盤， 按功能獨立設置輸入/輸出，從而通過連接焊盤組整體來進行輸入輸出。
此外，在本發明的半導體裝置中，作為第1半導體芯片，例如可以 采用具有存儲單元的存儲裝置芯片，所述存儲單元每次按規定比特并行 進行信號的輸入輸出。另外，作為第2半導體芯片，例如可以采用專用 邏輯電路芯片，該專用邏輯電路芯片每次按規定比特并行進行與存儲裝 置芯片之間的信號的輸入輸出。當然，不限于專用邏輯電路芯片，也可 以采用普通的邏輯電路芯片。
此外，在本發明的半導體裝置中，可以構成為在所述第1半導體
芯片的主面上設有第1電源用焊盤組，該第1電源用焊盤組處于離所述
第1半導體芯片的最外周最近的位置上，在所述第2半導體芯片的主面 上設有第2電源用焊盤組，該第2電源用焊盤組處于離所述第2半導體 芯片的最外周最近的位置上。作為相鄰焊盤(或凸點)之間容易短路的 最接近半導體芯片的最外周位置處的焊盤，通過配設電源用焊盤，能夠 得到防止了芯片之間的連接不良的半導體裝置。
根據本發明，能夠提供一種可在不產生噪聲及串擾的情況下，提高
5芯片之間的傳輸速率的半導體裝置。


圖1是表示第1實施方式的半導體裝置的概略剖視圖。 圖2是表示第1實施方式的布線芯片的俯視圖。
圖3是表示第1實施方式的存儲裝置芯片的俯視圖。 圖4是表示第1實施方式的ASIC的俯視圖。
圖5是用于說明第1實施方式的半導體裝置芯片之間的連接的概念圖。
圖6是表示第2實施方式的半導體裝置的概略剖視圖。
圖7A是表示第2實施方式的布線芯片的第1主面的俯視圖。
圖7B是表示第2實施方式的布線芯片的第2主面的俯視圖。
圖8是表示第2實施方式的存儲裝置芯片的俯視圖。
圖9是表示第2實施方式的ASIC的俯視圖。
標號說明
10布線芯片；10A第l主面；10B第2主面；IIA連接焊盤；11B
連接焊盤；IIA、 11B連接焊盤；12A電源用焊盤；12B外部連接用焊 盤；14貫穿電極；20存儲裝置芯片；21連接焊盤；24輸入輸出區域； 25單元區域；26輸出電路；27輸入電路；28存儲器單元區域；30ASIC; 31連接焊盤；32電源用焊盤；34輸入輸出區域；35單元區域；36輸 出電路；37輸入電路；38邏輯電路；40凸點；41底部填充樹脂；42接 合線；50層疊芯片；60半導體封裝基板；61焊盤；100、 101半導體 裝置。
具體實施例方式
下面說明本發明的可應用的實施方式。以下說明用于說明本發明的 實施方式，本發明不限于以下實施方式。為了使說明明確，在以下的記 載以及附圖中進行了適當的省略和簡化。此外，只要是本領域的技術人 員，即可在本發明的范圍內，容易地變更、追加和轉換以下實施方式中的各要素。另外，在各圖中標有相同標號的部件表示相同的結構要素， 并在說明中進行適當省略。 (第1實施方式)
圖1是表示第1實施方式的半導體裝置的概略剖視圖。圖2是表示
第1實施方式的布線芯片的俯視圖。圖3是表示第1實施方式的存儲裝 置芯片的俯視圖。圖4是表示第1實施方式的ASIC的俯視圖。圖5是用 于說明第1實施方式的半導體裝置芯片之間的連接的概念圖。
如圖1所示，本實施方式的半導體裝置100構成為在半導體封裝基 板60上配置有層疊芯片50。
層疊芯片50構成為在布線芯片10的第1主面10A和第2主面10B 上以倒裝芯片的方式分別安裝有存儲裝置芯片20以及專用芯片
(Application Specific Chip:專用邏輯電路芯片，以下稱為ASIC) 30。 而且，存儲裝置芯片20和ASIC30被安裝成彼此的輸入輸出區域24、 34 (1/0陣列)相面對。此外，通過底部填充樹脂41對存儲裝置芯片20與 布線芯片IO之間進行了密封。同樣，通過底部填充樹脂41對ASIC 30 與布線芯片IO之間進行了密封。
而且該層疊芯片50以ASIC 30與半導體封裝基板60抵接的方式配 置在半導體封裝基板60上，并且，設置在半導體封裝基板60上的、用 于從外部進行電源連接/接地的焊盤61與ASIC 30的電源用焊盤32通過 接合線42而電連接。
如圖1和圖2所示，布線芯片10由硅基板構成，設有在硅基板的厚 度方向上貫穿設置的貫穿電極14 (例如由鋁或銅等構成的嵌入電極)。而 且在硅基板的表面和背面上形成有未圖示的布線層，借助形成在該布線 層上的金屬布線(例如鋁線或銅線等)，貫穿電極14的一端與用于安裝 存儲裝置芯片20的連接焊盤11A電連接，并且，貫穿電極14的另一端 與用于安裝ASIC 30的連接焊盤11B電連接，連接焊盤11A、 IIB分別 在布線芯片10的第1主面10A和第2主面10B上形成為組。
如圖2所示，布線芯片10的連接焊盤11A、 IIB與所安裝的存儲裝 置芯片20和ASIC30的連接焊盤對應地，分別排列成格子狀。當然，布
7線芯片10的連接焊盤11A、 11B也可以與所安裝的存儲裝置芯片20和 ASIC30的連接焊盤對應地，形成為鋸齒排列，或者采用其他排列。
這些布線芯片10的連接焊盤11A、 11B的布線間距可以根據所要安 裝的芯片進行適當設定。例如在本實施方式中，作為存儲裝置芯片20, 256M比特的多媒體存儲器(兩個)和ASIC 30的帶寬最少需要256比特 x2二512比特，為了對它們進行安裝，連接焊盤11A、 IIB的排列間距需 要20iam。但是，不限于此，例如可以在20pm 6(Him的范圍內進行適當 設定。
此外，布線芯片10的連接焊盤11A、 IIB的數量也可以根據所要安 裝的芯片來進行適當設定。例如在本實施方式中，為了安裝作為存儲裝 置芯片20的兩個256M比特的多媒體存儲器和ASIC 30，設有大致2000 個連接焊盤。但是，不限于此，可以根據所要安裝的半導體芯片，例如 在2000個 50(X)個的范圍內進行適當設定。
此外，布線芯片10使用與所要安裝的存儲裝置芯片20和ASIC 30 相同的硅基板，因此，針對熱和伸縮等的物理意義上的強度較高.，能夠 確保高可靠性。
存儲裝置芯片20是通過半導體工藝在硅基板上形成的，在本實施方 式中，雖未圖示，但安裝有兩個存儲容量例如為256M比特的多媒體存 儲器。
此外，存儲裝置芯片20不限于此，也可以使用通用的動態隨機存取 存儲器(DRAM)。同樣，存儲裝置芯片20還可以使用通用的靜態隨機 存取存儲器(SRAM)及非易失性存儲裝置等。
如圖1和圖3所示，存儲裝置芯片20的連接焊盤21在該存儲裝置 芯片20的主面的中央部上排列成格子狀。連接焊盤21配置成與布線芯 片10的連接焊盤11A (焊盤開口部)相面對。
如圖3所示，存儲裝置芯片20的連接焊盤21與布線芯片10的連接 焊盤11A同樣地排列成格子狀而形成為組。而且在其正下方(芯片厚度 方向的正下方)配設有與連接焊盤21電連接的、包含輸入輸出電路的單 元區域25。因此，單元區域25也與連接焊盤21—起排列成格子狀。單元區域25和連接焊盤21的排列不限于格子狀，只要是排列成陣列狀即 可，沒有特別的限制，例如也可以排列成交錯狀。通過將該單元區域25 排列成陣列狀，從而構成輸入輸出區域24 (1/0陣列)。
存儲裝置芯片20以倒裝芯片的方式安裝在布線芯片10的第1主面 IOA上，配置成為其焊盤(焊盤開口部)分別與布線芯片10的焊盤相面 對，焊盤之間通過凸點40進行物理連接以及電連接。
ASIC 30是通過半導體工藝在硅基板上形成的，例如采用通用的包 含CPU的邏輯電路。在本實施方式中，.安裝有兩個存儲容量為256M比 特的多媒體存儲器作為存儲裝置，因此ASIC 30的帶寬為512比特。當 然，也可以根據存儲裝置芯片20的存儲容量而高于此。
此外，ASIC 30不限于此，例如也可以使用包括將模擬信號轉換為 數字信號的A/D轉換器的通用模擬電路。
如圖l和圖4所示，ASIC30的連接焊盤31在該ASIC30的主面的 中央部上排列成格子狀。此外，在ASIC30上，以將連接焊盤31包圍的 方式，沿著主面的邊緣部配設有兩列電源用焊盤32。連接焊盤31配置成 與布線芯片10的連接焊盤IIB相面對。另外，電源用焊盤32是用于對 ASIC 30和存儲裝置芯片20進行電源連接/接地的連接焊盤。
如圖4所示，ASIC 30的連接焊盤31與布線芯片10的連接焊盤11B 同樣地排列成格子狀而形成為組。而且在其正下方(芯片厚度方向的正 下方)配設有與連接焊盤31電連接的、包含輸入輸出電路在內的單元區 域35。因此，單元區域35也與連接焊盤31—起排列成格子狀。單元區 域35和連接焊盤31的排列不限于格子狀，只要是排列成陣列狀即可， 沒有特別的限制，例如也可以排列成交錯狀。通過將該單元區域排列成
陣列狀，從而構成輸入輸出區域34 a/o陣列)。
ASIC 30以倒裝芯片的方式安裝在布線芯片10的第2主面10B上， 配置成為其焊盤(焊盤開口部)與布線芯片IO的焊盤彼此面對，焊盤之 間通過凸點40進行物理連接以及電連接。
存儲裝置芯片20與ASIC 30借助各連接焊盤和布線芯片10的貫穿 電極14電連接。另夕卜，ASIC 30與作為存儲裝置芯片20的兩個256M比特的多媒體存儲器電連接，因此按每次512比特并行進行信號的輸入輸 出。
這里，存儲裝置芯片20與ASIC 30按照圖5所示的方式實現電連接。 即，以使得設置在存儲裝置芯片20的單元區域25上的作為輸出電路26 的接口緩沖器電路(例如反相器電路)與設置在ASIC 30的單元區域35 上的作為輸入電路37的接口緩沖器電路(例如鐘控反相器(clocked inverter)電路)電連接的方式，借助存儲裝置芯片20的連接焊盤21、 ASIC 30的連接焊盤31以及布線芯片10的貫穿電極14 (包含連接焊盤) 進行連接。
另一方面，以使得設置在存儲裝置芯片20的單元區域25上的作為 輸入電路27的接口緩沖器電路(例如鐘控反相器電路)與設置在ASIC 30 的單元區域35上的作為輸出電路36的接口緩沖器電路(例如反相器電 路)電連接的方式，借助存儲裝置芯片20的連接焊盤21、 ASIC 30的連 接焊盤31以及布線芯片10的貫穿電極14 (包含連接焊盤)進行連接。
存儲裝置芯片20的輸入輸出電路(輸入電路27、輸出電路26)與 存儲器單元區域28電連接。并且，ASIC30的輸入輸出電路(輸入電路 37、輸出電路36)與邏輯電路38電連接。
這樣，通過在存儲裝置芯片20上將連接焊盤21與ASIC 30的連接 焊盤31連接，由此實現了上述總線連接。
另 一方面，將各連接焊盤進行物理連接及電連接的凸點40采用微凸 點，例如可以由金凸點、焊錫凸點等構成。如果采用含有Au而構成的金 凸點，則可實現良好的接合。
可以在半導體芯片的連接焊盤和布線芯片的連接焊盤的任意一方或 者雙方上預先形成凸點40，但是當在布線芯片的連接焊盤上預先形成凸 點時，可以一并形成與所要安裝的半導體芯片相應的量，能夠實現低成 本，并且關于半導體芯片，無需形成追加布線和凸點，只要使用現有的 即可。由于各芯片是經由凸點40而連接，因此與基于接合線的連接相比， 例如電感變為十分之一左右，從而能夠實現內部信號彼此之間的高速連 接。另外，雖未圖示，各芯片具有保護連接焊盤以外的部分的鈍化膜、 以及形成在芯片上的絕緣被膜等。此外，上述半導體芯片和布線芯片的
連接焊盤(或單元區域)例如可以為2000個 5000個，并將排列間距設 為20)im 60(am。
在以上說明的本實施方式中，在存儲裝置芯片20和ASIC 30的每個 用于實現與外部(芯片彼此)連接的連接焊盤21、 31上，分別配設有輸 入輸出電路(輸入電路27、 37、輸出電路26、 36)，并且這些輸入輸出 電路排列成陣列狀(在本實施方式中為格子狀)。即，包含該輸入輸出電 路的單元區域25、 35排列成陣列狀，從而構成I/0陣列(輸入輸出區域 24、 34)。因此，能夠在芯片上實現多比特的I/0陣列(由排列成陣列狀 的單元區域構成的輸入輸出區域24、 34)，形成例如具有256 4096比特 的比特范圍的存儲裝置芯片20和ASIC30。因此，不需要提高頻率，從 而可在不產生噪聲及連接布線的串擾等的情況下，極大地改善總線之間 的傳輸速率。
而且，分別具有I/0陣列(輸入輸出區域24、 34)的存儲裝置芯片 20和ASIC 30，以彼此的I/O陣列(輸入輸出區域24、 34)相面對、且 借助貫穿電極14電連接的方式，分別安裝在布線芯片10的第1主面10A 和第2主面10B上。因此，使存儲裝置芯片20和ASIC 30的I/O陣列(輸 入輸出區域24、 34)彼此之間的距離達到最短，并且作為布線的貫穿電 極14的長度(布線芯片10的厚度方向的長度)實質上也與該距離相等， 實現了最短連接，從而能夠進一步改善總線之間的傳輸速率。
艮P，在本實施方式中，形成了芯片彼此之間的傳輸速率較高的半導 體裝置。此外，由于將半導體裝置的頻率削減至例如相同性能的DDR(雙 倍數據速率)同步動態隨機存儲器(DDR-SDRRAM)的頻率的1/10左 右，并使用微凸點和硅中介層(silicon interposer)減輕了 I/O陣列端子所 附帶的負載，因此能夠大幅削減功耗。
另一方面，眾所周知，在采用借助凸點來連接普通半導體芯片(半 導體集成電路芯片)和基板(布線芯片)的倒裝芯片安裝的情況下，連 接后的熱變形和沖擊會對凸點帶來應力。因此，為了緩解該凸點處的應力集中并提高半導體芯片與基板之間的密合性，通常釆用這樣的方法， 即在半導體芯片與基板之間填充例如環氧系的底部填充樹脂。
因此，在存儲裝置芯片20與ASIC 30等半導體芯片的焊盤形成面(各
芯片之間的間隙)，填充有底部填充樹脂。在填充該底部填充樹脂時，根 據半導體芯片的形狀和配置位置關系，有時底部填充樹脂很難流入到位 于最接近半導體芯片的最外周的位置處的焊盤之間(在形成凸點的情況 下為凸點之間)，從而形成了未填充底部填充樹脂的空隙(空洞)。在存 在這種底部填充樹脂的空隙的情況下，有時在安裝時的回流等熱處理中 相鄰焊盤(或凸點)之間造成短路。
此外，在從晶片切割成獨立芯片的切片工序以及安裝工序中，半導 體芯片的最外周的凸點容易受到機械沖擊的影響，因此還存在這樣的問
題，SP:發生一部分凸點殘缺等情況，形成凸點的成品率較低，從而對 SIP芯片整體的成品率的影響較大。
因此，在本實施方式中，沿著ASIC 30的主面邊緣部配設有電源用 焊盤32，即，將最接近芯片主面最外周(邊緣部)位置處的焊盤全部作 為電源用焊盤32。與用于傳遞信號的連接焊盤不同，電源用焊盤32是以 電源供給和接地為目的的，因此即使將相鄰焊盤(或凸點)之間短路也 不會對芯片性能造成影響。因此，即使在該焊盤之間未填充底部填充樹 脂，也能夠可靠地防止芯片之間的連接不良。此外，也不會導致形成凸 點的成品率下降，因而SIP芯片整體也能夠實現較高的成品率。 (第2實施方式)
圖6是表示第2實施方式的半導體裝置的概略剖視圖。圖7A是表示 第2實施方式的布線芯片的第1主面的俯視圖。圖7B是表示第2實施方 式的布線芯片的第2主面的俯視圖。圖8是表示第2實施方式的存儲裝 置芯片的俯視圖。圖9是表示第2實施方式的ASIC的俯視圖。
在本實施方式的半導體裝置101中，以該半導體裝置101的存儲裝 置芯片20與半導體封裝基板60抵接的方式，將層疊芯片50配置在半導 體封裝基板60上，并且，經由接合線42，設置在半導體封裝基板60上 的用于從外部進行電源連接/接地的焊盤61與布線芯片10的外部連接用
12焊盤12B電連接。
如圖7A和圖7B所示，布線芯片10借助形成在未圖示的布線層上 的金屬布線(例如鋁線、銅線等)，將貫穿電極14的一端與用于安裝存 儲裝置芯片20的連接焊盤11A電連接，此外，將貫穿電極14的另一端 與用于安裝ASIC30的連接焊盤11B電連接，分別在布線芯片10的第1 主面10A和第2主面10B上形成為格子狀的組。
如圖7B所示，在布線芯片10的第2主面10B上，以包圍用于安裝 ASIC 30的連接焊盤11B的周圍的方式，配設有一列與ASIC 30的電源 用焊盤32電連接的電源用焊盤12A。而且，以包圍電源用焊盤12A的周 圍的方式，沿著布線芯片10的第2主面10B的邊緣部還配設有兩列外部 連接用焊盤12B。電源用焊盤12A與外部連接用焊盤12B借助設置在布 線芯片10的第2主面10B上的未圖示的布線層中的金屬布線(例如鋁線、 銅線等)而電連接。
如圖6和圖8所示，連接焊盤21在存儲裝置芯片20的主面的中央 部上排列成格子狀。連接焊盤21配置成與布線芯片10的連接焊盤11A (焊盤開口部)相面對。
如圖8所示，存儲裝置芯片20的連接焊盤21與布線芯片10的連接 焊盤11A同樣地排列成格子狀從而形成為組。而且在其正下方(芯片厚 度方向的正下方)配設有與連接焊盤21電連接的、包含輸入輸出電路在 內的單元區域25。
存儲裝置芯片20以倒裝芯片的方式安裝在布線芯片10的第1主面 IOA上，配置成為其焊盤(焊盤開口部)分別與布線芯片10的焊盤相面 對，焊盤之間通過凸點40進行物理連接以及電連接。
如圖6和圖9所示，連接焊盤31在ASIC 30的主面的中央部上排列 成格子狀。此外，在ASIC 30上，以將連接焊盤31包圍的方式，沿著主 面的邊緣部配設有一列電源用焊盤32。連接焊盤31配置成與布線芯片 10的連接焊盤11B相面對。而且，電源用焊盤32配置成與布線芯片10 的電源用焊盤12A相面對。另夕卜，電源用焊盤32是用于對ASIC30和存 儲裝置芯片20進行電源連接/接地的連接焊盤。如圖9所示，ASIC 30的連接焊盤31與布線芯片10的連接焊盤11B 同樣地排列成格子狀從而形成為組。而且在其正下方(芯片厚度方向的 正下方)配設有與連接焊盤31電連接的、包含輸入輸出電路的單元區域 35。
ASIC 30以倒裝芯片的方式安裝在布線芯片10的第2主面10B上， 配置成為其焊盤(焊盤開口部)與布線芯片10的焊盤彼此面對，焊盤之 間通過凸點40進行物理連接以及電連接。
除此以外的結構與第1實施方式相同，因此省略說明。 在以上說明的本實施方式中，在存儲裝置芯片20和ASIC 30的每個 用于實現與外部(芯片彼此)連接的連接焊盤21、 31上，分別配設有輸 入輸出電路(輸入電路27、 37、輸出電路26、 36)，并且這些輸入輸出 電路排列成陣列狀(在本實施方式中為格子狀)。即，包含該輸入輸出電 路的單元區域25、 35排列成陣列狀，從而構成I/0陣列(輸入輸出區域 24、 34)。因此，能夠在芯片上實現多比特的I/0陣列(由排列成陣列狀 的單元區域構成的輸入輸出區域24、 34)，形成例如具有256 4096比特 的比特范圍的存儲裝置芯片20和ASIC30。因此，不需要提高頻率，從 而可在不產生噪聲及連接布線的串擾等的情況下，極大地改善總線之間 的傳輸速率。
而且，分別具有I/0陣列(輸入輸出區域24、 34)的存儲裝置芯片 20和ASIC 30，以彼此的I/O陣列(輸入輸出區域24、 34)相面對、且 借助貫穿電極14電連接的方式，分別安裝在布線芯片10的第1主面10A 和第2主面10B上。因此，使存儲裝置芯片20和ASIC 30的I/O陣列(輸 入輸出區域24、 34)彼此之間的距離達到最短，并且作為布線的貫穿電 極14的長度(布線芯片10的厚度方向的長度)實質上也與該距離相等， 實現了最短連接，從而能夠進一步改善了總線之間的傳輸速率。
艮P，在本實施方式中，形成了芯片彼此之間的傳輸速率較高的半導 體裝置。此外，由于將半導體裝置的頻率削減至例如相同性能的DDR(雙 倍數據速率)同步動態隨機存儲器(DDR-SDRRAM)的頻率的1/10左 右，并使用微凸點和硅中介層(silicon interposer)減輕了 I/O陣列端子所附帶的負載，因此能夠大幅削減功耗。
另外，在任何實施方式中，都能夠集成多個半導體芯片，因此適合
于安裝在移動電話/PDA/靜態照相機/數字攝像機/手表式移動設備等志在
實現小容積和低功耗的系統中。而且，由于可以構成高速的內部總線，
因此有利于實現涉及圖形芯片的部件以及個人計算機等系統的小型化和
高性能化。
權利要求
1.一種半導體裝置，具有布線芯片，其具有貫穿芯片厚度方向的多個貫穿電極；第1半導體芯片，其具有在該第1半導體芯片的主面上排列成陣列狀的第1連接焊盤組，并且該第1半導體芯片還具有第1輸入輸出區域，在該第1輸入輸出區域中，針對該第1連接焊盤組中的每個焊盤，在相應焊盤的正下方配設有與該焊盤電連接的第1輸入輸出電路，并且所述第1輸入輸出電路與相應焊盤一起排列成陣列狀；以及第2半導體芯片，其具有在該第2半導體芯片的主面上排列成陣列狀的第2連接焊盤組，并且該第2半導體芯片還具有第2輸入輸出區域，在該第2輸入輸出區域中，針對該第2連接焊盤組中的每個焊盤，在相應焊盤的正下方配設有與該焊盤電連接的第2輸入輸出電路，并且所述第2輸入輸出電路與相應焊盤一起排列成陣列狀，第1半導體芯片和第2半導體芯片分別安裝在所述布線芯片的第1主面和第2主面上，使得所述第1輸入輸出區域與所述第2輸入輸出區域隔著所述布線芯片對置，并且所述第1連接焊盤組的各焊盤與所述第2連接焊盤組的各焊盤分別借助所述多個貫穿電極中的各個貫穿電極而電連接。
2. 根據權利要求1所述的半導體裝置，其中，所述第1半導體芯片是具有存儲單元的存儲裝置芯片，所述存儲單 元每次按規定比特并行進行信號的輸入輸出，第2半導體芯片是專用邏輯電路芯片，該專用邏輯電路芯片每次按 規定比特并行進行與存儲裝置芯片之間的信號的輸入輸出。
全文摘要
目的在于提供一種可在不產生噪聲及串擾的情況下提高芯片之間的傳輸速率的半導體裝置。為此，在存儲裝置芯片(20)和ASIC(30)中的用于實現芯片彼此之間的連接的每個連接焊盤(21、31)的正下方，分別配設有作為輸入輸出電路的輸入電路(27、37)和輸出電路(26、36)，并將它們排列成陣列狀或格子狀，將存儲裝置芯片(20)和ASIC(30)相面對地安裝在布線芯片的兩面上。
文檔編號H01L25/065GK101617404SQ200780050060
公開日2009年12月30日 申請日期2007年1月19日 優先權日2007年1月19日
發明者間淵義宏 申請人:株式會社理技獨設計系統