具有電磁干擾濾波器的垂直瞬態(tài)電壓抑制器(tvs)的電路結(jié)構(gòu)及制造方法

專利名稱：具有電磁干擾濾波器的垂直瞬態(tài)電壓抑制器(tvs)的電路結(jié)構(gòu)及制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種瞬態(tài)電壓抑制器(TVS)的電路結(jié)構(gòu)及其制造方法， 更特別的是，本發(fā)明涉及一種具有電磁干擾濾波器的垂直瞬態(tài)電壓抑制器 (VTVS)的電路結(jié)構(gòu)及制造方法。
2. 先前技術(shù)
瞬態(tài)電壓抑制器(TVS) —般用來保護集成電路不被意外產(chǎn)生的過量電 壓所損壞。集成電路被設(shè)計為可以在超出電壓的一個正常范圍內(nèi)運行。然而， 在諸如靜電放電(ESD)、電快速瞬變及閃電等情況下、非預(yù)期且無法控制的 高電壓等皆可能瞬間施加到電路上。TVS器件即被要求用于提供電路保護的 功能，以在這樣的過電壓情況發(fā)生時，使集成電路避免受到類似的損害。隨 著集成電路上易受過電壓破壞的器件數(shù)量的增加，對于TVS的保護需求也隨 之增加。TVS的具體應(yīng)用范例可見于USB電源供應(yīng)器及數(shù)據(jù)線防護、數(shù)字 視頻接口、高速以太網(wǎng)、筆記本電腦、顯示器及平板顯示器。
圖1A-1所示為典型商用多通道TVS陣列10。具有兩組控向二極管，即 二極管15-H、 15-L和20-H、20-L分別作為兩輸入/輸出(I/0)端I/O-l及1/0-2。 另外，具有穩(wěn)壓二極管，即二極管30，其具有較大尺寸功能，用以作為從高 電壓端，即Vcc端，到接地端，即Gnd端之間的雪崩二極管。當正電壓施加 到I/0襯墊時，高電壓側(cè)二極管15-H和20-H提供一正向偏壓，并被較大的 Vcc-Gnd二極管，即穩(wěn)壓二極管30壓制?？叵蚨O管15-H、 15-L、 20-H和 20-L被設(shè)計為小尺寸，用以減少I/0電容，并由此減少如以太網(wǎng)應(yīng)用這樣的 高速線路中的插入損耗。圖1A-2所示為反向電流IR相對于圖1A-1中的TVS 10上的電壓源Vcc與接地電壓之間的穩(wěn)壓二極管的反向阻斷電壓BV特征的 示意圖。在圖1A-2中所示的反向電流IR表示通過穩(wěn)壓二極管，即在Vcc及 Gnd之間，傳導(dǎo)的一反向電流。假設(shè)每個控向二極管的反向BV都高于穩(wěn)壓二極管的反向BV。但需要注意到高電流時，當Vcc至Gnd的襯墊電壓等于 或大于控向二極管的反向阻斷電壓的總和時，電流會通過所有兩列路徑上的 控向二極管。由于穩(wěn)壓二極管與雙極結(jié)晶體管BJT或硅控整流器SCR加上 雙極結(jié)晶體管相較之下，穩(wěn)壓二極管每一單位區(qū)域具有較高的阻抗，在高電 流情況下這確實是一個缺點，因為控向二極管也需要在反向傳導(dǎo)時堅固耐用。 在SCR+BJT的例子中，穩(wěn)壓二極管壓制電壓在高電流時較低，因此控向二 極管的路徑不會被導(dǎo)通。Vcc-Gnd二極管30以及控向二極管15和20的擊穿 電壓應(yīng)大于其運行電壓(Vrwm)，使這些二極管只在電壓瞬變期間導(dǎo)通。 Vcc-Gnd壓制二極管的問題在于，在反向阻斷模式下，這些二極管的阻抗通 常較大，且需要大面積以減少阻抗。如圖lA-2所示，高阻抗使阻斷電壓BV 在高電流時增加。所不期望的高BV不但造成上述的控向二極管的擊穿，還 會損壞TVS器件所要保護的電路。在這樣的TVS電路的實現(xiàn)中，對大尺寸 二極管的需求限制了器件的進一步最小化。
為了縮小瞬態(tài)電壓抑制器(TVS)電路的尺寸及所占的表面積，垂直TVS 二極管可以以圖1B-1的形式實現(xiàn)。TVS以標準P型襯底連接至N+型穩(wěn)壓雪 崩二極管來實現(xiàn)，TVS在P-襯底摻雜的頂部表面上形成一陰極端，并在陰極 下方具有一N+區(qū)域。 一金屬層形成于襯底底部作為陽極。P型襯底通常具有 10-20歐姆-厘米的電阻率，由此造成二極管具有高電阻值。圖1B-2所示為一 雙通道垂直TVS 二極管的等效電路。如圖1C-1及圖1C-2所示，TVS 二極 管也可以與一 EMI濾波器整合。垂直整合結(jié)構(gòu)類似于在兩個垂直TVS 二極 管間額外內(nèi)連接一電阻的垂直TVS 二極管。如圖1B-1至圖1C-2中所示的這 樣的垂直二極管及EMI濾波器結(jié)構(gòu)需要承受巨大的結(jié)電容和低箝制效果這 樣的缺點，這是由于高電阻率的襯底導(dǎo)致的高二極管串聯(lián)電阻所形成的。
因此，在本領(lǐng)域中仍然對電路設(shè)計和器件的制造存在一種需求，即提供 一種新的優(yōu)化的電路結(jié)構(gòu)和制作方法以解決上述的問題。特別是存在提供一 種新的優(yōu)化的TVS電路的需求以能夠提供一種用于便攜式電子器件的低成 本高密度的TVS和EMI濾波器。

發(fā)明內(nèi)容
因此，本發(fā)明的一個方面是提供一種應(yīng)用DMOS技術(shù)的優(yōu)化的具有EMI濾波器的垂直TVS電路，以實現(xiàn)利用主流DMOS工藝生產(chǎn)低成本的具有EMI 濾波器的TVS電路，其具有小的硅芯片足跡面積以此來克服上述的限制及困 難。
此外，本發(fā)明的另一個方面提供了一種具有EMI濾波器的垂直TVS電 路的優(yōu)化的器件結(jié)構(gòu)及制造方法，其使用主流垂直溝槽DMOS技術(shù)，其中溝 槽柵極做為TVS結(jié)構(gòu)的一部分，作用是隔離通道和濾波器電容。
本發(fā)明的另一個方面提供了一種應(yīng)用DMOS技術(shù)的優(yōu)化的具有EMI濾 波器的垂直TVS電路結(jié)構(gòu)，以實現(xiàn)利用主流溝槽DMOS工藝，其中具有EMI 濾波器的TVS的垂直結(jié)構(gòu)能夠形成小的硅芯片足跡面積并增加集成電路單 元密度，從而進一步減少制作成本。
本發(fā)明的一個優(yōu)選實施例大致公開了一種整合有EMI濾波器的瞬態(tài)電 壓抑制器(TVS)的電路結(jié)構(gòu)，用以抑制瞬態(tài)電壓，其包括第一及第二VTVS， 其中每個VTVS包括一設(shè)置于井中，即本體區(qū)域中的具有第一導(dǎo)電類型的陰 極連接摻雜區(qū)域，該井具有第二導(dǎo)電類型，其被第一導(dǎo)電類型的外延層所包 圍的，該外延層設(shè)置于具有第一導(dǎo)電類型的半導(dǎo)體襯底上，并連接設(shè)置在半 導(dǎo)體襯底底部表面的陽極，并具有設(shè)置于半導(dǎo)體器件頂部表面的陰極且與陰 極連接摻雜區(qū)相連接，從而形成第一和第二垂直TVS。整合有EMI濾波器的 VTVS還包括一獨立導(dǎo)電區(qū)，其與第一和第二VTVS的陰極電連接，從而與 第一和第二VTVS共同作用，以作為EMI濾波器。在另一實施例中，導(dǎo)電區(qū) 域是設(shè)置在半導(dǎo)體襯底頂部的多晶硅層，用以與第一和第二 VTVS的陰極電 連接。在另一實施例中，半導(dǎo)體襯底為一N型襯底，而第一及第二VTVS的 井為P型井。在另一實施例中，半導(dǎo)體襯底為一 P型襯底，而第一及第二 VTVS的井為N型井。在另一實施例中，第一及第二VTVS還各自包括一第 二導(dǎo)電類型的摻雜區(qū)域，其設(shè)置在陰極摻雜區(qū)域下，用以調(diào)節(jié)二極管的擊穿 電壓。
在另一優(yōu)選實施例中，本發(fā)明還公開了一種形成為集成電路(IC)的電 子器件，其中該電子器件還包括一瞬態(tài)電壓抑制(TVS)器件。TVS器件包 括一半導(dǎo)體襯底用以支撐該VTVS器件，該半導(dǎo)體襯底的前側(cè)做為VTVS的 陽極而后側(cè)則做為VTVS的陰極。該VTVS還包括一固有二極管及一寄生晶 體管，其結(jié)構(gòu)為一溝槽DMOS，其中源極區(qū)域及本體區(qū)域即做為固有二極管，而源極區(qū)域、本體區(qū)域及外延層則作為具有一溝槽柵極的寄生晶體管，該溝
槽柵極作為一隔離溝槽。DMOS還具有一溝槽柵極引道，其與設(shè)置在后側(cè)作 為陰極的漏極短接。在另一優(yōu)選實施例中，半導(dǎo)體襯底還包括一N型襯底， 其支撐N型外延層，該外延層具有形成于N-源極與P-本體區(qū)域之間的固有 二極管以及形成于N-源極、P-本體區(qū)域和N-外延層之間的NPN晶體管。在 另一實施例中，溝槽柵極引道設(shè)置于半導(dǎo)體襯底的邊緣，其寬度大于隔離溝 槽，以將溝槽柵極引道通過外延層短接到陰極。在另一實施例中，本體區(qū)域 的摻雜濃度使MOSFET柵極閾值電壓約為6伏，并且溝槽柵極的柵極氧化層 提供所能承受的擊穿電壓約為15伏，由此，當加載在VTVS上的電壓超過6 伏時，VTVS導(dǎo)通，并且提供寄生晶體管用以傳送瞬時電流，從而將電壓維 持在箝制電壓之下。
本發(fā)明進一步公開了一種具有整合了瞬態(tài)電壓抑制器(TVS)電路的電 子器件的制造方法。該方法包括應(yīng)用標準DMOS制程制造一垂直DMOS器 件的步驟，該器件具有一固有PN結(jié)二極管及一寄生NPN型或PNP型晶體 管，以作為一垂直TVS。
本領(lǐng)域的普通技術(shù)人員在結(jié)合多幅附圖閱讀了后續(xù)的對于優(yōu)選實施例的 詳細敘述后，上述及其它本發(fā)明的內(nèi)容及優(yōu)點將變得顯而易見。


圖1A-1所示為現(xiàn)有TVS器件的電路圖；圖1A-2為I-V圖，即電流電壓 對比圖，用以描述TVS器件的反向特征。
圖1B-1為垂直TVS 二極管的剖視圖；圖1B-2為現(xiàn)有的垂直TVS 二極 管的等效電路圖。
圖1C-1為整合了 EMI濾波器的垂直TVS 二極管的剖視圖，圖1C-2為 現(xiàn)有的整合了 EMI濾波器的垂直TVS 二極管的等效電路圖。
圖2A和圖2B分別是以垂直溝槽DMOS技術(shù)制成的垂直溝槽DMOS結(jié) 構(gòu)的垂直TVS的剖視圖和等效電路圖。
圖3A至圖3D分別是以垂直溝槽DMOS技術(shù)制成的垂直TVS的兩個實
施例的剖視圖和等效電路圖。
圖4為利用DMOS技術(shù)制成的垂直二極管結(jié)構(gòu)的TVS電路的剖視圖。圖5A至5E為利用DMOS技術(shù)制成的雙極晶體管結(jié)構(gòu)的垂直TVS的實 施例的剖視圖。
圖6為利用DMOS技術(shù)制成的整合了 EMI濾波器的垂直TVS的剖視圖， 其結(jié)構(gòu)為以一電阻元件連接的二極管。
圖7A至7B為利用DMOS技術(shù)制成的整合了 EMI濾波器的垂直TVS 的剖視圖，其結(jié)構(gòu)為以一電阻元件連接的雙極晶體管。
圖8為利用DMOS技術(shù)制成的整合了 EMI濾波器的垂直TVS的剖視圖， 其結(jié)構(gòu)為通過溝槽隔離的二極管并與電阻元件連接。
圖9A至9D為利用DMOS技術(shù)制成的整合了 EMI濾波器的垂直TVS 的剖視圖，其結(jié)構(gòu)為通過溝槽隔離的雙極晶體管以并與電阻元件連接。
圖10A至10B為利用DMOS技術(shù)制成的垂直TVS的剖視圖，其結(jié)構(gòu)為 控向二極管并且TVS具有位于二極管間的溝槽隔離。
圖11、 12A及12B為利用DMOS技術(shù)制成的整合有EMI濾波器的垂直 TVS的剖視圖，其結(jié)構(gòu)為在輸入輸出通道之間設(shè)置溝槽間隔，其中多晶硅填 充溝槽進一步作為多晶硅電容。
圖13A及13B分別為利用DMOS技術(shù)制成的整合了 EMI濾波器的垂直 TVS的側(cè)面剖視圖和俯視圖，其結(jié)構(gòu)為通過隔離溝槽間隔的垂直二極管，并 且通過溝槽電感內(nèi)部連接。
圖14A至14G為本發(fā)明中使用主流溝槽DMOS制程來制造的整合了 EMI濾波器的多通道VTVS的一系列制程步驟的側(cè)面剖視圖。
具體實施例方式
參考圖2A和圖2B所示的以標準DMOS工藝制成的垂直瞬態(tài)電壓抑制 器(VTVS) 100的側(cè)面剖示圖和電路圖。設(shè)置于一重摻雜半導(dǎo)體襯底105上 的VTVS 100包含一作為陽極端110的前側(cè)以及作為陰極端120的背側(cè)，以 形成包含一固有二極管與一 NPN型晶體管的垂直TVS。由于產(chǎn)品是通過應(yīng) 用標準溝槽DMOS制程制造的，故剖視2A所示為一溝槽麗OS結(jié)構(gòu)， 其包含形成于本體區(qū)域130上的源極區(qū)125，本體區(qū)域130位于作為漏極的 N+襯底105上的N外延層115的頂部。隔離溝槽柵極135與柵極引道135-GR 內(nèi)部連接于邊緣區(qū)域，并在三維空間穿過其它溝槽柵極。如圖2A所示，本VTVS器件與其它一般溝槽DMOS的不同之處在于柵極引道135-GR通過與 N外延層115相連接的、位于柵極溝槽接觸(或柵極襯墊)區(qū)域中的柵極金 屬140短接到漏極105。這是通過在DMOS接觸開口制程時不使用額外的掩 模，并蝕刻寬度大于柵極引道溝槽135-GR的柵極接觸開口 140來實現(xiàn)的。 因此，圖2B所示的等效電路圖中，柵極短接至漏極。在制作一使用于5V器 件的VTVS時，P-本體區(qū)域130的摻雜濃度可能會通過多次注入來增加，以 符合MOSFET的柵極閾值電壓約為6V的等級，并且柵極氧化層145的厚度 會增加以能夠承受15V的擊穿電壓。因此，當接入一般為5V的運行電壓時， VTVS不會導(dǎo)通。然而，在本例中會產(chǎn)生超過5V的瞬態(tài)電壓，該電壓加載 于柵極并導(dǎo)通MOS。寄生NPN也會被導(dǎo)通，因此大量的電流將會流過該不 具有太多阻抗的器件，以此提供對二極管的優(yōu)化的箝制。圖2A也顯示出 DMOS本體區(qū)域130與一般DMOS器件一樣被短接至源極125。
圖3A為另一與圖2所示相似的器件結(jié)構(gòu)的可選實施例的剖視圖，區(qū)別 是本體區(qū)域130'是浮動的。如等效電路3B所示，柵極135與漏極105 連接結(jié)合，器件作為MOS+NPN。柵極135也可以與源極125連接結(jié)合，在 這個情形下MOS晶體管不會被導(dǎo)通，且此器件作為NPN。柵極135的深度 可以延伸穿過N-外延層115并進入到N+襯底105中的一定深度，以此來改 善通道間以及輸出與輸入端間的間隔。更進一步，溝槽柵極135可以由氧化 物145'或其它絕緣材料填充，以代替圖3C中所示的導(dǎo)體材料。N+區(qū)域125、 P本體區(qū)域130和N-外延層115構(gòu)成一如圖3D所示的開放基極NPN。可以 通過改變P本體區(qū)域130的摻雜濃度來調(diào)整本體區(qū)域130到N+區(qū)域125或 N-外延結(jié)115之間具有6V的擊穿電壓，從而當更高的瞬時電壓沖擊結(jié)合處， 會發(fā)生電壓擊穿，該擊穿會觸發(fā)NPN導(dǎo)通，從而來保護其它電路。除了在圖 2和圖3所顯示的器件結(jié)構(gòu)外， 一個P-溝道DMOS和VTVS的PNP可以使 用類似通過改變半導(dǎo)體極性的方式來制成。
參考圖4為一個應(yīng)用于VTVS的優(yōu)化二極管。該二極管200基于重摻雜 P+襯底205以減低阻抗。相較于現(xiàn)有技術(shù)中使用標準IC制程所制造的二極 管中所使用的P襯底所具有的10-20歐姆厘米的電阻率，使用于DMOS里的 P+重摻雜襯底在僅提供只有幾微歐姆厘米的電阻率。此外，也可以使用一個 具有重摻雜底層的輕摻雜襯底來降低電阻率。通過向P-外延層210注入砷或磷離子來形成一N-本體區(qū)域215，借此，通過控制摻雜濃度，以調(diào)整N-本體 區(qū)域215和P-外延層210間的擊穿電壓至6V或是任何需要的電壓值。P-外 延層210的厚度只有幾微米以將電阻降到最小。更進一步的，N+區(qū)域220被 形成于N-本體區(qū)域215的頂部，以改善陰極225與形成于襯底205底部的陽 極電極230的歐姆連接。
圖5A至圖5C為應(yīng)用于VTVS的雙極晶體管。如圖5A中所示的NPN， 一 N+區(qū)域220'被注入到N+襯底205'上的N-外延層210'頂部的P-井中，用來 形成一連接到陰極電極225'的陰極區(qū)域。也可以在N+陰極區(qū)220'下設(shè)置一可 選擇的P區(qū)域235，用以通過改變P摻雜濃度來調(diào)整擊穿電壓。P-井215'通 過連接金屬240和N-外延層210'短接到陽極230。當一超過預(yù)設(shè)器件工作電 壓的瞬間高電壓加載在位于N+陰極區(qū)220'與其下方的P區(qū)域235之間的結(jié) 點時，會發(fā)生電壓擊穿，導(dǎo)致電子流經(jīng)短接金屬240到N-外延層210以及到 達陽極230。當電流增加，在區(qū)域220'、 235、 215鄰210'間形成的NPN會被 導(dǎo)通，以更低的電阻值來傳導(dǎo)更高的電流，從而改善箝制性能。在圖5B中， 擊穿調(diào)整P區(qū)域235'被設(shè)置于N+型陰極區(qū)域220'的側(cè)面。此舉提供一項優(yōu)勢， 即使得在發(fā)生電壓擊穿的金屬電極240、 225^BN+/P區(qū)域結(jié)點間的空間間隔 可以彈性地調(diào)整來避免過熱。
圖5C是另一基于PNP雙極晶體管的改良VTVS。相較于圖4中的二極 管200，圖5C中的器件更進一步包含了一個在連接到陰極的N-本體區(qū)域215 內(nèi)的P+注入?yún)^(qū)域220"。 P+區(qū)域220"、 N-井215禾Q P-外延層210或P+襯底 205的結(jié)構(gòu)為一 PNP晶體管，由N-本體區(qū)域215與P-外延層210之間的結(jié) 點擊穿來提供觸發(fā)。VTVS器件的箝制也由此得到改善。
圖5D為另一具有類似工作原理的可替代實施例的剖視圖，其結(jié)構(gòu)為一 對稱TVS。當半導(dǎo)體襯底的底部為浮動時，P-井215'被短接到N+220'，且直 接連接到分別被設(shè)計為輸入、接地(GND)和輸出的電極端226、 227和228。 輸入、接地和輸出通道進一步被多個柵極溝槽135'所隔離。在高電壓瞬變時， P-井215'與N-外延層210'之間的結(jié)會產(chǎn)生電壓擊穿，并觸發(fā)導(dǎo)通由N+220'、 P-井215'和N-外延層210'構(gòu)成的NPN。 一正的高電壓瞬間加載于輸出或輸入 端時，將會觸發(fā)TVS的接地通道，同樣的一個負的高電壓瞬間加載于輸出或 輸入端時，將會觸發(fā)TVS的輸出或輸入通道。由于所有的通道都是同時制作的，所以觸發(fā)TVS溝道的正負瞬間電壓本質(zhì)上是大小相等的，因此該TVS 裝置是對稱的。圖5E為一個與圖5D所示器件結(jié)構(gòu)相似的可替代實施例的剖 視圖，不同點在于去除了 N+220'，使得箝制功能是由P-井215'和N-外延層 210'間的結(jié)面二極管所提供的，但仍保持對稱運作。
圖6為一多通道TVS和一 EMI濾波器的剖視圖，其器件結(jié)構(gòu)是基于圖4 所示的TVS器件結(jié)構(gòu)實現(xiàn)的。第一和第二垂直TVS (VTVS)被形成作為基 于P+襯底205的第一二極管和第二二極管，以降低阻抗。每一個第一二極管 和第二二極管都包含一由在P-外延層210中注入砷或磷離子形成的N-本體區(qū) 域215。通過控制P-外延層210的摻雜濃度，這些二極管的N-本體區(qū)域215 和P-外延層210間的擊穿電壓被調(diào)整到6V左右或任何需要的電壓，P-外延 層210只有幾微米的厚度，以此來降低阻抗。對于每一個二極管，在N-本體 區(qū)域215的頂部形成N+區(qū)域220，以此來優(yōu)化第一和第二陰極電極225-1和 225-2與形成于襯底205底部的陽極端230之間的歐姆連接。此器件更進一 步作為一個EMI濾波器，其中，陰極電極225-1作為輸入端，第二陰極電極 225-2作為輸出端，并有一形成于隔離層255之上的多晶硅層250，其電連接 第一電極225-1和第二電極225-2。多晶硅層250作用為一電阻內(nèi)連接分別作 為輸入和輸出端的第一和第二陰極電極225-1和225-2。
圖7A為一整合有EMI濾波器的多通道TVS的器件結(jié)構(gòu)剖視圖，其包含 基于如圖5A所示的器件結(jié)構(gòu)的第一和第二垂直TVS。第一和第二 VTVS的 陰極電極225'-l以及225'-2通過多晶硅層250'內(nèi)部連接，該多晶硅層250'周 圍填補有隔離層255'。該多晶硅層250'作為一個介于EMI濾波器輸入和輸出 端之間的電阻，這些端點分別為第一和第二陰極電極225'-l以及225'-2。圖 7B是圖7A中所示的整合有EMI濾波器的多通道TVS的器件結(jié)構(gòu)的PNP互 補結(jié)構(gòu)，其包含基于圖5C所示的器件結(jié)構(gòu)的第一和第二垂直TVS。 一可選 的P注入?yún)^(qū)域214可以被形成于N-本體區(qū)域215之下，目的是調(diào)整擊穿電壓。
圖8所示為一整合有EMI濾波器的多通道TVS，該器件結(jié)構(gòu)類似于圖6 所示的多通道TVS和EMI濾波器的器件結(jié)構(gòu)，不同點在于數(shù)個隔離溝槽270 形成于多晶硅層250的下方，該多晶硅層250的周圍填補有隔離層255。圖 9A所示為另一個整合有EMI濾波器的多通道TVS，該器件結(jié)構(gòu)類似于圖7A 所示的多通道TVS和EMI濾波器的器件結(jié)構(gòu)，不同點在于數(shù)個隔離溝槽270形成于多晶硅層250'下方，該多晶硅層250'的周圍填補有一隔離層255'。圖 9B所示為另一個整合有EMI濾波器的多通道TVS，該器件結(jié)構(gòu)類似于圖7B 所示的TVS和EMI濾波器的器件結(jié)構(gòu)，不同點在于數(shù)個隔離溝槽270形成 于多晶硅層250'下方，該多晶硅層250'的周圍填補有一隔離層255'。如圖9C 所示，可以使用更多個溝槽來改善輸出和輸入之間的隔離。更進一步來說， 圖9D所示為一整合有EMI濾波器的多通道對稱TVS，其建構(gòu)于圖5D中的 對稱TVS的器件結(jié)構(gòu)之上，且通過一電阻或電感連接輸入端226和輸出端 228。也可以通過切換摻雜極性來制造PNP互補結(jié)構(gòu)。
圖IOA和10B所示為多通道TVS的剖視圖，其具有類似于圖1A-1所 示的電路，但通過一新的器件結(jié)構(gòu)來實現(xiàn)。圖10A中的TVS 300形成于支撐 P-型外延層310的P+襯底305上。多個N-本體區(qū)域320形成于隔離溝槽315 之間。在N-本體區(qū)域320中形成一個P+歐姆連接摻雜區(qū)域330，用來連接輸 入輸出(I/O)端325。 一可選的N+埋入層322可以借由高能量N+注入形成 于P+結(jié)點之下，以此降低PNP增益。一 P-本體區(qū)域335設(shè)置于N-本體區(qū)域 320和一可選的N+埋入層322之下，作為穩(wěn)壓二極管。P+歐姆連接摻雜區(qū)域 330和N-本體區(qū)域320提供功能為連接IO端325和Vcc 340的上層二極管。 形成于外延層310和N-本體區(qū)域320間的二極管被連接于10端325和接地 電位的陽極端350間。同時，穩(wěn)壓二極管連接于Vcc 340和陽極350的接地 電壓之間，且并聯(lián)上層和下層二極管，其連接位于上層和下層二極管中點的 10端325。每個二極管都被隔離溝槽315隔離。圖10B為進一步改良的結(jié)構(gòu)， 其使用PNP來代替穩(wěn)壓二極管。在可選的注入N+區(qū)域322期間，使用一掩 模來阻擋P+區(qū)域334所在的N-井320。由P+區(qū)域334、 N-井320和P本體 區(qū)域335組成的PNP晶體管可以被N-井320和P本體區(qū)域335間的結(jié)點擊 穿電壓所觸發(fā)。
圖11為一多通道TVS的剖視圖，其整合有圖8所示的內(nèi)部連接于輸出 和輸入端點225'-1和225'-2之間的EMI濾波器，且具有額外的溝槽275來增 加形成于溝槽柵極275和外延層210'之間的寄生電容的電容值。這些電容如 圖11所示那樣并聯(lián)。EMI濾波器的截止頻率可以通過改變電容值來調(diào)整。 可以注入P-擴散區(qū)域276以封閉溝槽電容，并通過制造良好的與襯底間的低 阻抗連接來降低電容的等效串連電阻(ESR)。圖12A與其具有類似的器件結(jié)構(gòu)，并具有分離溝槽柵極275'以進一步增加電容值。圖12B是另一個沿著 B-B'方向的器件剖視圖，用以顯示分離溝槽電容間的并聯(lián)關(guān)系。
圖13A和13B所示分別為在器件內(nèi)使用溝槽電感布局設(shè)計的側(cè)面剖視圖 和俯視圖，其包含如圖4所示的形成為第一和第二二極管的一多通道TVS， 其具有作為輸入端的第一陰極電極225"-1和作為輸出端的第二陰極電極 225"-2。第一和第二二極管通過隔離溝槽280隔離，并由一溝槽電感285連 接。輸入和輸出端的連接開口分別為所示的225"-l-C和225"-2-C。連接開口 到溝槽電感的連接分別為所示的285-C1和285-C2，其分別連接到到輸入和 輸出電極。
參考圖14A至圖14G，為根據(jù)本發(fā)明通過使用主流溝槽DMOS制程制 造整合有EMI濾波器的多通道VTVS的制造過程。在圖14A中，通過蝕刻 貫穿一氧化物硬掩模(圖中未表示)在一個N+襯底405頂部上的N外延層 410之中形成多個溝槽470。襯底405是一個典型用于垂直DMOS器件的重 摻雜襯底，所具有的摻雜濃度高于1E18/cm3，相當于電阻率小于N型的20 微-歐姆-厘米或P型40微-歐姆-厘米，相較于典型的集成電路制程襯底，其 擁有小于1E16的摻雜濃度和數(shù)歐姆-厘米的電阻率。也可選擇，使用一具有 重摻雜底層的輕慘雜襯底來降低電阻率。溝槽最好蝕刻貫穿外延層410到達 襯底405，以提供最好的隔離。也可以實施一些可選的流程以移除氧化物硬 掩模，如在溝槽DMOS制程中生長犧牲氧化物和圓滑化溝槽底部。在圖14B 中， 一柵極氧化物層455被熱生長，接著沉積多晶硅以填充溝槽，然后使用 毯式回蝕制程來去除溝槽上超出的多晶硅。氧化物層455的厚度可以透過熱 增長或沉積來增加到希望的厚度。在圖14C中，實施精密控制厚度和摻雜物 密度的第二多晶硅沉積，之后使用掩模來圖案化以形成第二多晶硅450從而 形成EMI濾波器電阻。氧化物層455也被清除以進行后續(xù)的注入步驟。在圖 14D中，P本體區(qū)域415和初始擊穿電壓調(diào)整區(qū)域435被P型摻雜物注入并 擴散。為了獲得一深的P本體區(qū)域415可以實施高能量注入。在一個實施例 中，實施硼離子注入的能量等級介于700KeV到1000KeV之間，且劑量范圍 從5E13到1E14，以形成一2-3um深度的P本體。在圖14E中，實施N型注 入以形成N+區(qū)域420和423。在圖14F中，氧化物層460被形成于頂部表面， 接下來進行可選的沉積并回流硼磷硅玻璃以使表面平面化。在連接開口被蝕刻貫穿氧化層460后，實施一P+連接注入以形成P-本體連接區(qū)域424。不需 要反摻雜N+區(qū)域423，由此提供外延層歐姆連接用以將P-本體區(qū)域短接到外 延層和襯底。在一實施例中，連接注入使用B/BF2離子，劑量為2E15/cm2， 能量60KeV，同時N+區(qū)域由雙注入形成，先進行劑量為4E15、注入能量為 80KeV的砷離子注入，隨后進行劑量為4E15、能量為80KeV的磷注入。N+ 區(qū)域420反摻雜至擊穿電壓控制P區(qū)域435的中央部分，該P區(qū)域435已經(jīng) 被進行了低濃度注入，其劑量為1E13到4E13，并具有較低的能量50KeV， 剩下的未受影響的435區(qū)域的邊緣用以形成一具有N+區(qū)域420的側(cè)邊二極 管以提供初始崩潰電壓。在圖14D中，金屬層被沉積并圖案化來形成輸入電 極425-1和輸出電極425-2，并且P-本體外延層也短接到電極440。金屬層 430也被沉積在底部表面以形成陽極。
上述制程提供一個整合有EMI濾波器的垂直TVS，其結(jié)構(gòu)為被溝槽隔離 并通過一電阻元件連接的NPN晶體管，其通過使用類似于圖9所示的實施例 中的DMOS技術(shù)制造而成，其具有設(shè)置于側(cè)面的一初始擊穿電壓二極管。其 它實施例可以開始于適當?shù)囊r底并通過增加或跳過某些步驟的類似程序制 造。特別是沒有隔離溝槽的實施例，它可能跳過形成溝槽的制程；不整合有 EMI濾波器的TVS的實施例可以跳過第二多晶硅沉積制程。此外，如圖13A 和13B所示的，為了增加電容而具有分隔柵極的實施例可能還包含多個多晶 硅沉積和回蝕制程的步驟。
盡管本發(fā)明已經(jīng)通過現(xiàn)有的優(yōu)選實施例進行了敘述，但應(yīng)當認識到這樣 的公開不應(yīng)被視為對本發(fā)明的限制。在閱讀了上述公開內(nèi)容后，對本領(lǐng)域的 技術(shù)人員而言，多種變化和修改都會變得顯而易見。相應(yīng)的，附后的權(quán)利要 求應(yīng)當被視為覆蓋了所有落入本發(fā)明真正精神和范圍內(nèi)的變化和修改。
權(quán)利要求
1、一種垂直瞬態(tài)電壓抑制器(VTVS)，其特征在于，包括一襯底，其包含延伸至所述襯底的底部表面的一重摻雜層，其中所述重摻雜層具有第一導(dǎo)電類型，其摻雜濃度大于1E18/cm3。
2、 如權(quán)利要求1所述的垂直瞬態(tài)電壓抑制器，其特征在于，還包括一 被支撐在所述的重摻雜層頂部的具有第一導(dǎo)電類型的外延層，所述的 外延層具有一頂部表面，而所述的重摻雜層具有一底部表面。
3、 如權(quán)利要求2所述的垂直瞬態(tài)電壓抑制器，其特征在于，還包括設(shè) 置于所述外延層的較上部的具有與所述第一導(dǎo)電類型相反的第二導(dǎo)電 類型的本體區(qū)域，該本體區(qū)域與所述的外延層形成一PN結(jié)，所述的本 體區(qū)域包括一與所述的外延層頂部表面位于同一平面的頂部表面。
4、 如權(quán)利要求3所述的垂直瞬態(tài)電壓抑制器，其特征在于，還包括一具有第一導(dǎo)電類型的一頂部半導(dǎo)體區(qū)域，其摻雜濃度大于所述的本體 區(qū)域的摻雜濃度，該頂部半導(dǎo)體區(qū)域位于所述的本體區(qū)域的頂部，并具有與所述外延層的頂部表面同一平面的頂部表面；所述的頂部半導(dǎo) 體區(qū)域、所述的本體區(qū)域、所述的外延層和襯底形成一雙極晶體管。
5、 如權(quán)利要求4所述的垂直瞬態(tài)電壓抑制器，其特征在于，其中，所述 的第一導(dǎo)電類型是N型，所述的第二導(dǎo)電類型是P型，而所述的本體 區(qū)域通過一金屬電極短接到所述的外延層。
6、 如權(quán)利要求4所述的垂直瞬態(tài)電壓抑制器，其特征在于，其中，所述 的第一導(dǎo)電類型是型，所述的第二導(dǎo)電類型是N型，而所述的本體區(qū) 域通過一金屬電極短接到所述的頂部半導(dǎo)體區(qū)域。
7、 如權(quán)利要求4所述的垂直瞬態(tài)電壓抑制器，其特征在于，還包括一溝槽，其開設(shè)于所述的外延層中，所述溝槽具有利用一絕緣層確定的 一側(cè)壁及一底部。
8、 如權(quán)利要求7所述的垂直瞬態(tài)電壓抑制器，其特征在于，其中所述 的溝槽開設(shè)貫穿所述的外延層并進入所述的重摻雜襯底。
9、 如權(quán)利要求7所述的垂直瞬態(tài)電壓抑制器，其特征在于，其中所述 的溝槽更開設(shè)貫穿所述的頂部半導(dǎo)體區(qū)域及所述的本體區(qū)域。
10、 如權(quán)利要求9所述的垂直瞬態(tài)電壓抑制器，其特征在于，其中所述 的溝槽還填充有導(dǎo)電材料。
11、 一種多通道垂直瞬態(tài)電壓抑制器(VTVS)，其特征在于，包括一襯底，其包含延伸至所述襯底的底部表面的一重摻雜層，其中所述的重摻雜層具有第一導(dǎo)電類型，其摻雜濃度大于1E18/cm3。
12、 如權(quán)利要求ll所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，還包 括一被支撐在所述的重摻雜層頂部上的具有第一導(dǎo)電類型的一外延 層，所述的外延層包括一頂部表面，而所述的重摻雜層具有一底部表 面。
13、 如權(quán)利要求12所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，其中 每一通道還包括一設(shè)置于所述外延層較上部的具有與所述一導(dǎo)電類型 相反的第二導(dǎo)電類型的本體區(qū)域，該本體區(qū)域與所述的外延層形成一 PN結(jié)。
14、 如權(quán)利要求13所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，還包 括 一具有第一導(dǎo)電類型的頂部半導(dǎo)體區(qū)域，其摻雜濃度大于所述的 本體區(qū)域的摻雜濃度，該頂部半導(dǎo)體區(qū)域位于所述的本體區(qū)域的頂部； 所述的頂部半導(dǎo)體區(qū)域、所述的本體區(qū)域、所述的外延層和襯底形成一雙極晶體管。
15、 如權(quán)利要求14所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，其中所述的第一導(dǎo)電類型是N型，所述的第二導(dǎo)電類型是P型，而所述的本體區(qū)域通過一金屬電極短接到所述的外延層。
16、 如權(quán)利要求14所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，其中所述的第一導(dǎo)電類型是P型，所述的第二導(dǎo)電類型是N型，而所述的本體區(qū)域通過一金屬電極短接到所述的頂部半導(dǎo)體區(qū)域。
17、 如權(quán)利要求14所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，還包括 一溝槽，其開設(shè)貫穿所述的外延層，而所述溝槽具有利用一絕緣層確定的一側(cè)壁及一底部。
18、 如權(quán)利要求17所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，其中所述的溝槽開設(shè)貫穿所述的外延層并進入所述的重摻雜層襯底。
19、 如權(quán)利要求17所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，其中所述的溝槽還開設(shè)貫穿所述的頂部半導(dǎo)體區(qū)域及該本體區(qū)域。
20、 如權(quán)利要求19所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，其中所述的溝槽還填充有導(dǎo)電材料。
21、 如權(quán)利要求17所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，還包括一連接至第一通道的所述頂部半導(dǎo)體區(qū)域的輸入電極； 一連接至第二通道的所述頂部半導(dǎo)體區(qū)域的接地電極； 一連接至第三通道的所述頂部半導(dǎo)體區(qū)域的輸出電極； 一連接至所述襯底底部的浮動電壓，由此所述的多通道垂直瞬態(tài)電壓抑制器作為一對稱垂直瞬態(tài)電壓抑制器。
22、 如權(quán)利要求13所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，還包括 一開設(shè)進入所述外延層的溝槽，而所述溝槽具有利用一絕緣層確定的一側(cè)壁及一底部；所述的第一導(dǎo)電類型是P型。
23、 如權(quán)利要求13所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，還包括 一開設(shè)進入所述外延層的溝槽，而所述溝槽具有利用第一絕緣層確定的一側(cè)壁及一底部； 一連接至第一通道的所述頂部半導(dǎo)體區(qū)域的輸入電極； 一連接至第二通道的所述頂部半導(dǎo)體區(qū)域的接地電極；一連接至第三通道的所述頂部半導(dǎo)體區(qū)域的輸出電極； 一連接至所述襯底底部的浮動電壓，由此所述的多通道垂直瞬態(tài)電壓抑制器作為一對稱垂直瞬態(tài)電壓抑制器。
24、 如權(quán)利要求ll所述的多通道垂直瞬態(tài)電壓抑制器，其特征在于，還包括 一電連接至第一通道及第二通道的輸入/輸出襯墊； 一電連接至第三通道的電源Vcc襯墊，所述第一、第二和第三通道通過由絕緣層確定的溝槽隔離。
25、 一種整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑制器(VTVS)，其特征在于，包括一襯底，其包含延伸至所述襯底的底部表面的重摻雜層，其中，所述的重摻雜層具有第一導(dǎo)電類型，其摻雜濃度大于1E18/cm3;一連接至第一通道的所述的頂部半導(dǎo)體區(qū)域的輸入電極； 一連接至第二通道的所述頂部半導(dǎo)體區(qū)域的輸出電極；以及一作為電阻而電串聯(lián)于所述輸入電極與所述輸出電極之間的隔離導(dǎo)電區(qū)域。
26、 如權(quán)利要求25所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑制器，其特征在于，還包括 一設(shè)置于所述重摻雜層頂部的具有第一導(dǎo)電類型的外延層，所述外延層具有一頂部表面，而所述重摻雜層具有一底部表面。
27、 如權(quán)利要求26所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑制器，其特征在于，其中每一通道還包括 一設(shè)置于所述外延層較上 部的具有與第一導(dǎo)電類型相反的第二導(dǎo)電類型本體區(qū)域，該本體區(qū)域與所述的外延層形成一 PN結(jié)。
28、 如權(quán)利要求27所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑 制器，其特征在于，還包括具有第一導(dǎo)電類型的一頂部半導(dǎo)體區(qū)域， 其摻雜濃度大于所述本體區(qū)域的摻雜濃度，該頂部半導(dǎo)體區(qū)域設(shè)置于 所述本體區(qū)域的頂部，并具有與所述外延層的頂部表面處于同一平面 的頂部表面；所述的頂部半導(dǎo)體區(qū)域、所述的本體區(qū)域、所述的外延層和襯底形成一雙極晶體管。
29、 如權(quán)利要求28所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑制器，其特征在于，其中所述的第一導(dǎo)電類型是N型，所述的第二導(dǎo)電類型是p型，而所述的本體區(qū)域通過一金屬電極短接到所述的外 延層。
30、 如權(quán)利要求28所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑 制器，其特征在于，其中所述的第一導(dǎo)電類型是P型，所述的第二 導(dǎo)電類型是N型，而所述的本體區(qū)域通過一金屬電極短接到所述的頂 部半導(dǎo)體區(qū)域。
31、 如權(quán)利要求28所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑制器，其特征在于，還包括 一開設(shè)進入外延層的溝槽，所述溝槽具有利用第一絕緣層確定的一側(cè)壁及一底部。
32、 如權(quán)利要求31所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑 制器，其特征在于，其中所述的溝槽開設(shè)貫穿所述的外延層，并進入所述的重摻雜襯底。
33、 如權(quán)利要求31所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑制器，其特征在于，其中所述溝槽進一步開設(shè)貫穿所述的頂部半導(dǎo)體區(qū)域及所述的本體區(qū)域。
34、 如權(quán)利要求30所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑制器，其特征在于，其中所述的溝槽還填充有導(dǎo)電材料。
35、 如權(quán)利要求30所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑制器，其特征在于，還包括 一連接至第三通道的所述頂部半導(dǎo)體區(qū)域的接地電極； 一連接至所述襯底底部的浮動電壓，由此所述的多通 道垂直瞬態(tài)電壓抑制器作為一整合有電磁干擾濾波器的對稱垂直瞬態(tài) 電壓抑制器。
36、 如權(quán)利要求27所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑 制器，其特征在于，還包括 一開設(shè)進入所述外延層的溝槽，而所述 溝槽具有利用第一絕緣層確定的一側(cè)壁及一底部，所述的第一導(dǎo)電類 型是P型。
37、 如權(quán)利要求27所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑 制器，其特征在于，還包括 一開設(shè)進入所述外延層的溝槽，而所述 溝槽具有利用第一絕緣層確定的一側(cè)壁及一底部； 一連接至第三通道 的所述頂部半導(dǎo)體區(qū)域的接地電極； 一連接至所述襯底底部的浮動電 壓，由此所述的多通道垂直瞬態(tài)電壓抑制器作為一整合有電磁干擾濾 波器的對稱垂直瞬態(tài)電壓抑制器。
38、 如權(quán)利要求25所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑 制器，其特征在于，還包括 一開設(shè)進入所述外延層的溝槽，而所述 溝槽具有利用第一絕緣層確定的一側(cè)壁及一底部，該第一絕緣層隔離 所述溝槽中填充的導(dǎo)電材料。
39、 如權(quán)利要求38所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑 制器，其特征在于，其中所述的填充有導(dǎo)電材料的溝槽被分成互相 絕緣的多個導(dǎo)電層；每個所述溝槽中的導(dǎo)電層分別電連接至所述頂部 半導(dǎo)體區(qū)域或所述襯底的底部。
40、 如權(quán)利要求25所述的整合有電磁干擾濾波器的多通道垂直瞬態(tài)電壓抑 制器，其特征在于，其中所述的隔離導(dǎo)電區(qū)域作為一具有螺旋結(jié)構(gòu) 的電阻，進一步可作為一電感。
41、 一種具有整合的瞬態(tài)電壓抑制器(TVS)的電子器件的制造方法，其特 征在于，包括下列步驟形成一襯底，其具有一延伸到該襯底底部的一重摻雜層，其中，所 述重摻雜層具有第一導(dǎo)電類型，其摻雜濃度大于1E18/cm3。
全文摘要
一垂直TVS電路包括一半導(dǎo)體襯底以支撐垂直TVS器件，在半導(dǎo)體襯底上有一延伸到襯底底部的重摻雜層。深溝槽提供了多通道垂直TVS間的隔離。溝槽柵極也用于增加整合有EMI濾波器的垂直TVS的電容。
文檔編號H01L29/06GK101536189SQ200780040577
公開日2009年9月16日 申請日期2007年11月16日 優(yōu)先權(quán)日2006年11月16日
發(fā)明者雪克·瑪力卡勒強斯瓦密, 馬督兒·博德 申請人:萬國半導(dǎo)體股份有限公司