專利名稱：用于改善碳化硅mosfet中反型層遷移率的方法
技術領域：
本發明一般涉及一種改善碳化硅(SiC)金屬氧化物半導體場效 應晶體管(MOSFET)中的反型層遷移率的方法。本發明尤其涉及在 SiC襯底的Si面上形成柵極氧化物以得到具有改善的反型層遷移率 的MOSFET。
背景技術：
硅(Si)是最常見的并且在過去三十年已經廣泛用作半導體材 料。在這一時期，由于不斷的提純以及改良，Si器件技術已經達到
先進水平。這種不斷改良的結果已使得硅功率器件達到正接近對于這 種材料所預想的最大理論功率極限的這樣的效率水平。這意味著在器 件設計和工藝處理方面的進一步改良不太可能產生性能方面的本質 改善。然而，對于硅功率器件以嚴重操作損失運行的許多當前或今后 應用來說，這種狀況是不能接受的。為了緩和這種情況，材料科學家
們已經在考慮各種寬帶隙(bandgap)半導體作為硅的替代物。
碳化硅(SiC)是一種用于高電壓、高頻和高溫應用下的理想半 導體材料。這主要是由于SiC的大臨界電場(是Si的10倍)、大帶 隙(是Si的3倍)、高導熱率(是Si的4倍)以及大電子飽和速度 (是Si的2倍)。這些特點使得SiC成為用于制造諸如MOSFET之 類的器件的Si的理想替代物。SiCn溝道增強型MOSFET(這里稱為 SiCMOSFET)對于在高電壓、高速度和高頻下操作的應甩來說是理 想的。
為了將碳化硅用于金屬氧化物半導體場效應晶體管，在SiC襯 底上形成氧化物層。可以在SiC晶體的C面或Si面上形成氧化物。 然而，在C面上生長的外延層目前在商業上無法得到，因此理想的 是在Si面上形成柵極氧化物。然而，當前在SiC襯底的Si面上制造的SiC MOSFET已顯示出 極低的反型層遷移率( lcm2/Vs)，這比期望的遷移率值要低100 倍。這導致了較大功率損耗和效率損失，使得SiC MOSFET相比較 它們的Si對應物來說吸引力減小。較低反型層遷移率主要是由于在 柵極氧化物與碳化硅襯底之間的其中發生電流傳導的不良界面。具體 地說，柵極氧化物與SiC襯底之間的界面具有大量的界面陷阱，這些 界面陷阱以各種方式對遷移通過反型溝道的電子產生影響。
在由Eiichi Okuno禾口 Shinji Amano于2002年在Materials Science Forum上第389-393巻發表的題為"Reduction of Interface Trap Density in 4H-SiC MOS by High-Temperature Oxidation"的文章中，公 開了通過進行快速氧化可以減小這一問題。這導致了鄰近界面陷阱， 即鄰近導帶邊沿(conduction band edge)的具有界面能量的陷阱的較 低濃度。
然而，當執行SiC的快速氧化時，負面的效果是半導體器件的 閾值電壓增加。
發明內容
本發明的一個目的在于緩解上述問題，并且在SiC襯底的Si面
提供氧化物層，當該襯底用于制造半導體器件時，產生了改進的反型 溝道遷移率同時具有足夠低的閾值電壓。
通過制造基于SiC襯底的半導體器件的方法實現了本發明的這
一目的和其他目的，該方法包括步驟以足夠高的氧化率在SiC襯底
的Si端面上形成氧化物層從而獲得小于5X10Ucn^的鄰近界面陷阱 濃度的步驟；以及在含氫氣的環境中將經過氧化的SiC襯底退火，使 得在氧化物形成步驟中形成的深陷阱鈍化，從而能制造具有改善的反 型層遷移率和減小的閾值電壓的基于SiC的MOSFET。
根據本申請的前后文內容，"鄰近界面陷阱"(NIT)應當被理 解為位于距離SiC襯底的導帶邊沿0.1到0.8eV的距離處的界面陷阱。
用于確定SiC氧化物界面處的NIT濃度的適當方法是公知的熱 電介質弛豫電流技術(TDRC)，在下面參考文獻中有所描述T.E.Rudenko, I.N. Osiyuk, LP. Tyagulski， H力.(Mafsson, and E力. Sveinbj5rnsson: Solid State Electr. Vol. 49(2005), p.545。
本發明是基于以下認識上述增加的閾值電壓是增加的平帶
(flatband)電壓的結果，該平帶電壓的增加是"深陷阱"(DT)濃 度，即具有靠近SiC帶隙中部(典型地距離導帶邊沿0.8到2eV)的 界面能量的陷阱的濃度的增加所導致的。本發明人已經發現在SiC 襯底的Si面受到快速氧化時，DT濃度增大，而NIT的濃度減小。 根據本發明，可以通過氫氣退火來使得在快速氧化期間形成的深陷阱 鈍化，從而使得在氧化物上形成的半導體器件的閾值電壓明顯降低。
在現有技術中已經提出了在SiC上形成的氧化物的氧化后退火 (POA)，例如，在Junji Senzaki等人于2002年1月在IEEE Electr.Dev丄ett., vol 23上發表的題為"Excellent effects of Hydrogen Postoxidation Annealing on Inversion Channel Mobility of 4H-SiC MOSFET Fabricated on (1120) Face"的文章中。然而，這篇文章是關 于與商業上使用的Si面垂直的SiC的一面，并且主要討論了氫氣POA 相對于溝道遷移率的影響。同一篇文章還提到作者在有關SiC的Si 面的早期研究中已經發表過氫氣POA減小了NIT的濃度。因此，本 領域技術人員沒有理由懷疑氫氣POA將會減小Si面上的深界面陷 阱。而且，本領域技術人員將很難嘗試減小深陷阱的數量從而降低半 導體器件的閾值電壓。事實上，據發明人所知，在SiC氧化物界面處 的DT的出現先前并不為人所知。
氧化率可能具有在1150。C溫度下每小時至少700埃的最大值。 優選地是，氧化率最少是在相同溫度下通過傳統方式氧化所獲得的最 大氧化率的5倍，例如，利用下面參數利用每分鐘30標準立方厘 米的流速的氧氣，在l個大氣壓下進行氧化。
對于這種提高的氧化率，本發明人已經論證出反型層遷移率相 比較利用傳統工藝參數的氧化增加了 10-100倍。
通過氧化率改良劑可以有利地獲得足夠高的氧化率。
這種氧化率改良劑可以是能夠增加在SiC襯底的Si面上的氧化 率的任何材料，并且這種材料可以應用于各種方式，下面將對其中的一些進行描述。
不使用氧化率改良劑而將"自然氧化率"增大到足夠高的氧化 率是有可能的，例如通過在高溫和/或高壓下進行氧化。然而，這會
要求極高溫度U300-1400。C)，這將嚴重限制了可用設備的范圍， 諸如加熱爐、夾緊裝置(所謂的"舟皿")等。而且，在這種高溫下 SiC襯底的Si面處的氧化物的形成將會導致極有限的工藝范圍，這 將會被認為對所得到的元件產量產生不利影響。
氧化率改良劑可以在SiC襯底的Si端面的氧化期間被導入氧化 腔室中。
這種氧化率改良劑的導入可以采取各種方式進行，諸如，例如 在氧化期間將含有氧化率改良劑的固態物質插入到氧化腔室中，將摻 雜有氧化率改良劑的蒸汽(例如水蒸汽)饋送到氧化腔室，或者在氧 化之前將SiC襯底在含有氧化率改良劑的溶液中浸泡。
氧化率改良劑還可以采取其他方式實施，諸如通過在SiC襯底 的待氧化的表面上進行離子注入。在離子注入的情況下，增加的氧化 率的主要原因是由于注入所引起的晶格損壞。在有些情況下，注入的 元素的存在也會影響氧化率。像Si —樣的自然元素的使用可能尤其 有利，這是由于不存在可能需要通過進一步處理來去除的雜質。
氧化率改良劑可以是堿金屬。通過在具有堿金屬(諸如鈉、鉀 和銣)的情況下進行氧化可以獲得足夠高的氧化率。另外，具有金屬 雜質(諸如Fe、 Cr、 Cu、 Co、 Ni和Ti)情況下的氧化可能導致足夠 高的氧化率。
尤其已經證實鈉(Na)將氧化工藝提高到足夠高的氧化率從而 將鄰近界面陷阱(NIT)的數量減小到使得反型層遷移率相比較通過 傳統氧化過程獲得的遷移率提高了 10-100倍的水平(〈5Xl()Hcm'2)。
根據本發明的一個實施例，氧化物形成步驟可以包括步驟在 氧化腔室中配備SiC襯底；并且在SiC襯底的Si端面的氧化期間將 鈉導入氧化腔室中，從而獲得足夠高的氧化率以將鄰近界面陷阱的濃 度減小到5Xl()Hcm'2以下。
通過將鈉導入到氧化腔室中，獲得了足夠高的氧化率，這導致了前面多次提到的改善的反型層遷移率。而且，鈉離子遷移到SiC
氧化物界面從而消除了在快速氧化期間形成的深陷阱(DT)。然而， 為了實現SiC MOSFET的穩定運行，需要從SiC氧化物界面去除移 動的鈉離子。這可以例如通過在根據本發明的退火步驟中選擇適合的 操作條件來實現。
可選地，退火步驟可以包括步驟將經過氧化的SiC襯底在惰 性氣體中進行第一次氧化后退火以減小經過氧化的SiC襯底中的移 動的鈉的數量；并且在含氫氣的環境中將減少了鈉的經過氧化的SiC 襯底進行第二次氧化后退火，從而使得深陷阱鈍化。
第一次氧化后退火(POA)可以在充分的惰性環境下進行，諸 如基于Ar或N2的環境下。通過第一次POA，鈉從氧化物擴散出來。 可選擇地，第一次POA之后可以蝕刻掉幾nm厚的氧化物以去除在 氧化物表面累積的鈉。第一次POA之后是第二次POA，以利用氫氣 使得此刻未被補償的DT鈍化。
作為上述第一次POA的替代，可以通過電場根據以下過程來去 除鈉將SiC襯底的氧化物層以及背面覆蓋上金屬，諸如鋁。隨后加 熱樣品并且進行UV光照射，同時在悍盤之間施加l-2MV/cm的電場。 隨后在偏置電壓下將樣品冷卻到室溫。這實際上導致了所有鈉漂移到 鋁/氧化物界面。在接下來的步驟中，去除鋁頂層并且在緩沖HF溶 液中去除50nm厚的氧化物。
根據本發明的第二方面，通過一種半導體器件實現上述目的， 該半導體器件包括具有Si端面的SiC襯底；以及在SiC襯底的Si端 面上形成的氧化物層，其中在SiC襯底與氧化物之間的界面處的鄰近 界面陷阱的濃度小于5X10uCm-2;并且在界面處的鈍化后的深陷阱 的濃度大于1012cnr2。
該第二方面的特征和優點很大程度上類似于上面結合本發明第 一方面所描述的那些特征和優點。
而且，根據本發明的半導體器件還可以有利地包含在基于SiC 的MOSFET中。
8
現在將參考當前示出了本發明優選實施例的附圖來具體描述本 發明的這些和其他方面，其中
圖1示出了根據本發明的改進型NMOS SiC-MOSFET;
圖2是示意性地示出了在傳統方式氧化之后SiC氧化物界面處 的情況的簡化能級圖3是示意性地示出了根據本發明的方法的流程圖4是示意性地示出了根據本發明的方法的第一實施例的流程
圖5a至圖5c是示意性地示出了在根據本發明的方法的第一實 施例中的不同步驟之后SiC氧化物界面處的情況的簡化能級圖6是示出了在通過根據本發明的方法所獲得的鄰近界面陷阱 的濃度的減小的示圖7是示意性地示出了根據本發明的方法的第二實施例的流程圖。
具體實施例方式
注意本發明的附圖并不需要按比例繪制。附圖只是示意性表示， 而并非刻畫出本發明的特定參數。附圖意在僅描述本發明的典型實施 例，因此不應理解為限定本發明的范圍。特別地，參考實施例描述了 根據本發明的方法，其中在氧化期間導入了氧化率改良劑(這里是鈉) 從而將氧化率增大到足夠高的水平。應當注意的是，所述氧化率以及 與氫氣鈍化的結合對于本發明來說是首要的。因此，本發明同樣適用 于以下包括實現所希望的氧化率的其他任何方式的處理諸如在氧化 前在SiC襯底中導入其他堿金屬(如鉀和銣)、導入其他金屬雜質、 離子注入，或者采取調整氧化參數(諸如溫度和/或壓力)以實現足 夠高的氧化率的其他方式。在附圖中，相同的標號代表相同的元件。
現在參考圖1描述增強型NMOS器件10。 NMOS IO通常包括 SiCp型摻雜襯底12、氧化物層14 (有時稱為柵極氧化物)、源極觸 點16、柵極觸點18、漏極觸點20、 n+摻雜源極區域22、 n+摻雜漏極區域24和鈍化層26。如圖所示，源極觸點16和漏極觸點20分別 與源極區域22和漏極區域24電接觸。應當理解的是，區域22和24 以及觸點16、 18和20可以采用本領域公知的任何方式形成并且并非 意在作為本發明的限定特征。例如，觸點16、 18和20可以是沉積的 金屬(例如鋁)。可選地，柵極觸點18可以是采用化學氣相沉積(CVD) 工藝所涂敷的多晶硅。在后一種情況下，還可以通過CVD在柵極觸 點18的頂面和側面上提供附加的氧化物層。
如上所述，諸如器件IO之類的SiC MOSFET通常展示出不良的 反型層遷移率。反型層遷移率指的是電子從源極區域22到漏極區域 24的遷移率。本發明通過以高氧化率形成氧化物層14并且隨后在存 在氫的情況下通過氧化后退火(POA)使得在快速氧化期間形成的深 陷阱(DT)鈍化，改善了氧化物層14與襯底12之間的界面。該結 果在改進反型層遷移率方面是顯著的，以下將結合圖6進一步說明。
在傳統的氧化過程中，氧化物層14的生長包括將SiC襯底在腔 室(例如加熱爐)中加熱到希望的溫度。 一旦被加熱，將氫氣(H2) 和氧氣(02)(即，氧化環境)的氣體混合物導入腔室中。在腔室 中，氣體混合物形成了高熱蒸汽，這使得SiC襯底12的頂面發生氧 化從而形成柵極氧化物14。這就是通常所說的濕法氧化。可選地， 通過將通過了熱的去離子水的氮氣(N2)或氧氣(02)導入受熱的 加熱爐中，能夠實現另一種形式的濕法氧化。與氫氣和氧氣的氣體混 合物類似的是，充滿水蒸汽的氮氣使得SiC襯底12的頂面發生氧化 從而形成柵極氧化物14。可選地，所謂的干法氧化可用于氧氣(02) 氣體被單獨導入到腔室中以在SiC襯底上形成氧化物的情況。
圖2示意性地示出了在4H-SiC的Si面的傳統氧化之后SiC氧 化物界面處的情形。
在圖2中，主要的界面陷阱100被表示成位于SiC襯底的導帶 邊沿101附近。在Si面的傳統氧化之后，鄰近界面陷阱(NIT)被典 型地表示為具有大約10^cm'2的濃度。NIT IOO捕獲了在MOSFET中 的反型層中可用的大多數電子，并且觀測到很低的遷移率(lcn^/Vs)。 深陷阱(DT)的濃度為較低的10"cn^范圍，并且未示出。步驟201，在SiC襯底的Si面上以足夠高的氧化率(典型的是在 115(TC下每小時至少700埃)形成了氧化物從而獲得鄰近界面陷阱 (NIT)的5xl0"cn^以下的表面濃度。本發明人已經發現快速氧化 導致了所謂深陷阱(DT)的形成。這些DT對反型層遷移率僅有少 量影響，但是導致了該器件的較大閾值電壓(大約20-40V)。為了 能夠形成具有高反型層遷移率和低閾值電壓的穩定的SiC MOSFET， 在步驟202中，在含氫氣的環境下隨后對氧化的SiC襯底進行退火。 通過選擇用于該氫氣退火的合適的退火參數，可以把在步驟201中的 快速氧化中形成的DT鈍化，而不會明顯增加NIT的濃度或者在關于 例如溫度和/或曝光方面引入對器件的穩定性具有有害影響的其他因 素。
參考圖4中的流程圖以及圖5a至圖5c中的簡化的能級圖，將 描述根據本發明的方法的第一實施例。
在圖4中，示出了根據本發明的方法的第一實施例，其中在第 一步驟301中在氧化腔室中配備了SiC襯底。在后續的步驟302，在 氧化腔室中導入了氧化率改良劑(這里是以鈉的形式)。通過幾個已 被證實的方法中的任意一個可以在氧化期間將鈉導入氧化腔室
(i )將一條燒結的氧化鋁或者氧化鋁載體舟皿在氧化期間插 入到氧化腔室中。鈉作為雜質存在于燒結的氧化鋁中并且在氧化期間 擴散到SiC表面。
(ii )通過在氧化期間將摻雜鈉的水蒸汽饋送到氧化腔室來把 鈉導入。這可以通過將氮氣通過去離子水冒出來完成，該去離子水故 意摻雜了鈉。
(iii)將SiC樣品浸入含鈉溶液中并且隨后被載入氧化腔室中 用于氧化。
現在參考圖5a，示意性地示出了在完成了上述氧化處理之后SiC 氧化物襯底處的情形。如圖所示，界面陷阱350的大多數正位于比傳 統氧化之后的情況(參見圖2)更靠近SiC的價帶(valence band) 351的能級處。圖5a中所示的界面陷阱350是界面陷阱濃度大約為
111(^cm々的深陷阱。鄰近界面陷阱(NIT)的濃度處在較低的10"cm—2 范圍并且未示出。在氧化之后，DT充滿了電子并且隨后由鈉離子352 進行補償。這種補償發生在大約20(TC的樣品的冷卻期間。氧化物中 鈉含量最高等于DT的濃度。如果在這一階段(在步驟302之后)終 止該過程，那么由于NIT濃度很微小，所以使用該氧化物制成的 MOSFET將顯示出很高溝道遷移率。而且，由于DT通過鈉得到補償， 它們不會影響到器件性能(實現了較低閾值電壓)。然而，室溫條件 下的反向柵極偏置將使得鈉從SiC氧化物界面向金屬氧化物界面轉 移。這將會留下帶負電荷的DT，造成大的平帶電壓漂移。當使用比 鈉的遷移率要低的其他氧化率改良劑時，氧化率改良劑離子典型地不 能擴散通過氧化物層并且補償在SiC氧化物界面處的DT中捕獲的電 子。在此情況下，由于未補償的DT造成極高的閾值電壓(大約 20-40V)，所以器件性能可能會受到嚴重影響。
再次參考圖4，在引入氧化率改良劑的步驟302之后是在含氫氣 的環境中進行氧化后退火(POA)的步驟303以去除引入的氧化率改 良劑(如果需要的話)并且使得DT鈍化，從而減小閾值電壓。下面， 將參考圖5b至圖5c，針對使用鈉作為氧化率改良劑的情況來描述 POA的效果。
圖5b示意性地示出了在合成氣體中(Ar/H2)在摻雜鈉的氧化 物的氧化后退火之后的情形。退火是在無鈉的潔凈的加熱爐中完成的 (在進行氯清除之后)。在退火期間，鈉400擴散出來，而氫401 擴散到氧化物中。氫401替代了界面403處的鈉并且形成了具有深陷 阱(DT)的鈍態復合物。DT的氫鈍化比正電荷的鈉與負電荷的深陷 阱之間的庫倫吸引力更穩定。在樣本的冷卻期間，鈉在SiC氧化物界 面403處沒有可用的場所并且剩余的鈉400擴散到氧化物的表面 404。通過繼續退火或者可選地通過蝕刻掉氧化物層的部分可以從氧 化物層去除剩余的鈉400。
當在合成氣體(Ar/H2)中直接將氧化物退火時，退火將發生在 足夠高的溫度以確保擴散出鈉并擴散入氫從而使得深陷阱鈍化。根據 第一實施例的示例，經過氧化的SiC襯底在Ar/H2中在750。C溫度下退火18個小時。樣品在氮氣中從50(TC逐漸下降到室溫。其后，在 緩沖HF溶液中去除5nm厚的表面氧化物層，從而將樣本表面鄰近的 鈉蝕刻掉。CV分析顯示出樣品中不含鈉并且大約70%的深陷阱被氫 鈍化。在Ar/H2 (Ar為90%， H2為10%)中在40(TC溫度下進行30 分鐘的進一步氧化后退火將深陷阱的鈍化增加到90% (DT<7X 10"cm—2)。需要更多的研究來找到合成氣體退火的最佳溫度，而看 起來接近400。C。
圖5c示意性地示出了通過繼續退火或者蝕刻氧化物的頂部表面 層(50-100A)從氧化物中去除鈉殘留物之后的情形。鈉濃度處于檢 測極限以下并且大多數深陷阱被氫401鈍化。
得到的柵極氧化物包含低濃度的鈉、鄰近界面陷阱(NT)以及 深陷阱(DT)。這些氧化物特點產生了具有低閾值電壓的穩定的高 溝道遷移率器件。
圖6是示出在利用根據本發明的方法的第一實施例獲得的鄰近 界面陷阱的濃度的減小的示圖。
在圖6中，分別針對利用傳統氧化和氧化后退火(POA)以及 根據本發明的方法在4H-SiC的Si面上生長的氧化物，示出了作為跨 越氧化物的電場的函數的在鄰近界面陷阱(NIT)中捕獲的電子的數 目濃度。針對傳統方式生長的氧化物的曲線451以及示出了在MOS 電容器中可用的總累積電荷的虛線的曲線452示出了在累積層中的 幾乎全部電子都被捕獲到NIT中。另一方面，對于利用根據本發明 的方法生長的氧化物，在NIT中捕獲的電子濃度小于5Xl()Hcm^并 且實際上沒有受到跨越氧化物的電場的影響，如曲線453所示。利用 這些氧化物制成的晶體管中的場效應遷移率(^E)與圖6中曲線451、 453所示的NIT濃度高度相關。利用傳統方式生長的氧化物，獲得了 大約2cm2/VS的反型層遷移率，而根據本發明的方法制造的氧化物產 生了大約100cm2/Vs的反型層遷移率。
在圖7中，示出了獲得足夠高的氧化率以得到濃度小于5X 10"cm々的NIT的氧化物的替代方法，其中，提供SiC襯底的第一步 驟500之后是在所提供的SiC襯底的Si面上進行離子注入的步驟501。在接下來的步驟502中，在氧化腔室中使得離子注入的SiC襯 底發生了氧化。最終，在步驟503，在含氫氣的環境下使得氧化的 SiC襯底退火，從而使得在氧化物形成步驟502中形成的深陷阱(DT) 鈍化，并且如果需要的話，從氧化物中去除注入的離子。
本發明人已經進行了多次實驗來在氧化之前把16種不同的化學 元素注入SiC中。在所有的情況下，注意了 SiC的改善的氧化率并且 觀察深陷阱的形成。改善的氧化率的主要原因被認為是由于注入所引 起的晶格損壞。在有些情況下，異質成分(尤其是堿離子和過渡金屬) 的存在可能也會影響氧化率。如果在本發明中使用了自然元素諸如 Si，那么氧化后退火的目的僅在于將氫引入樣品以鈍化DT。
本領域技術人員認識到本發明絕非限制于優選實施例。例如， 除了上述以外還可以使用其他退火溫度、含氫氣體混合物以及時間來 使得氧化處形成的深陷阱鈍化。
總之，本發明提供了一種制造基于SiC襯底(12)的半導體器 件的方法，包括步驟以足夠高的氧化率在SiC襯底(12)的Si端 面上形成(201)氧化物層(14)來獲得小于5Xl()Hcm^的鄰近界面 陷阱濃度；以及在含氫氣的環境中使得經過氧化的SiC襯底退火 (202)，以使得在氧化物形成步驟中形成的深陷阱鈍化，從而能制 造具有改善的反型層遷移率和減小的閾值電壓的基于SiC的
MOSFET (10)。本發明人已經發現當SiC襯底的Si面受到快速氧 化時，DT的濃度增加，而NIT的濃度減小。根據本發明，可以通過 氫氣退火來使得在快速氧化期間形成的深陷阱鈍化，從而導致在氧化 物上形成的半導體器件的閾值電壓明顯降低。
權利要求
1. 一種制造基于SiC襯底(12)的半導體器件的方法，包括步驟以足夠高的氧化率在SiC襯底(12)的Si端面上形成(201)氧化物層(14)來獲得小于5×1011cm-2的鄰近界面陷阱濃度；以及在含氫氣的環境中使得經過氧化的SiC襯底退火(202)，以使得在所述氧化物形成步驟中形成的深陷阱鈍化，從而能制造具有改善的反型層遷移率和減小的閾值電壓的基于SiC的MOSFET(10)。
2. 根據權利要求1的方法，其中所述氧化率具有在115(TC溫度 下每小時至少700埃的最大值。
3. 根據權利要求1或2的方法，其中所述足夠高的氧化率是通 過氧化率改良劑實現的。
4. 根據權利要求3的方法，其中所述氧化率改良劑在所述SiC 襯底(12)的Si端面的氧化期間被導入氧化腔室中。
5. 根據權利要求3或4的方法，其中所述氧化率改良劑是堿金屬。
6. 根據權利要求5的方法，其中所述氧化率改良劑是鈉。
7. 根據權利要求1的方法，其中所述氧化物形成步驟(201)包 括步驟在氧化腔室中配備(301)所述SiC襯底；以及在所述SiC襯底(12)的Si端面的氧化期間將鈉導入(302)所述氧化腔室中，從而獲得足夠高的氧化率以將鄰近界面陷阱的濃度減小到5Xl()Hcm—2以下。
8. 根據權利要求7的方法，其中退火步驟(202)包括步驟將經過氧化的所述SiC襯底在惰性氣體中進行第一次氧化后退火以減小經過氧化的所述SiC襯底中的移動的鈉的數量；并且在含氫氣的環境中將經過氧化的已減小了鈉數量的所述SiC襯底進行第二次氧化后退火，從而使得所述深陷阱鈍化。
9. 一種半導體器件，包括 具有Si端面的SiC襯底(12);以及在所述SiC襯底的Si端面上形成的氧化物層(14)，其中在所述SiC襯底(12)與所述氧化物(14)之間的界面處的鄰 近界面陷阱的濃度小于5X10 m、并且在所述界面處的鈍化后的深陷阱的濃度大于1012cm'2。
10. —種基于SiC的MOSFET (10)，其包括根據權利要求9 的半導體器件。
全文摘要
一種制造基于SiC襯底(12)的半導體器件的方法，包括步驟以足夠高的氧化率在SiC襯底(12)的Si端面上形成(201)氧化物層(14)從而獲得小于5×10<sup>11</sup>cm<sup>-2</sup>的鄰近界面陷阱濃度；以及在含氫氣的環境中使得經過氧化的SiC襯底退火(202)，以使得在氧化物形成步驟中形成的深陷阱鈍化，從而能制造具有改善的反型層遷移率和減小的閾值電壓的基于SiC的MOSFET(10)。本發明人已經發現當SiC襯底的Si面受到快速氧化時，DT的濃度增加，而NIT的濃度減小。根據本發明，可以通過氫氣退火來使得在快速氧化期間形成的深陷阱鈍化，從而導致在氧化物上形成的半導體器件的閾值電壓明顯降低。
文檔編號H01L29/161GK101512727SQ200780032138
公開日2009年8月19日 申請日期2007年8月29日 優先權日2006年9月1日
發明者卡爾·F·阿勒斯坦, 古德約·I·古德永松, 哈爾多爾·O·奧拉夫松, 埃納爾·O·斯文比約登松, 托馬斯·C·勒德爾 申請人:Nxp股份有限公司