非易失性半導體存儲裝置及其制造方法

專利名稱：非易失性半導體存儲裝置及其制造方法
技術領域：
本發明涉及使用通過施加電脈沖使電阻值可逆地變化的電阻變化 層的非易失性半導體存儲裝置及其制造方法。
背景技術：
近年來，伴隨著電子機器的數字技術的進展，為了保存音樂、圖 像、信息等數據，對大容量且非易失性的半導體存儲裝置的要求進一 步增大。與此相應，使用強電介體電容器的非易失性存儲裝置和使用 由于電脈沖電阻值發生變化并持續保持該狀態的電阻變化層(可變電 阻膜)的非易失性半導體存儲裝置為人們所關注。
將現有的強電介體電容器作為存儲單元使用的非易失性存儲裝置 的主要部分，由在下部電極膜和上部電極膜之間夾持強電介體膜的強 電介體電容器構成。但是，由于能夠用于上述強電介體電容器的強電 介體材料為氧化物，因此暴露在還原性氣氛、特別是暴露在氫中時， 強電介體氧化物容易被還原。通過上述還原，導致結晶構成被破壞， 絕緣特性和強電介體特性大幅度劣化的事實為人們所公知。
另一方面，包含氫的氣氛，在LSI等半導體制造裝置的制造工序 中一般會產生。例如，形成鋁(Al)配線后為了確保MOS晶體管的特 性，在含有氫的氣氛中實行退火。并且，伴隨半導體裝置的細微化， 向縱橫尺寸比較大的接觸孔埋入鎢(W)時能夠使用CVD法，該方法 在包含氫的非常強的還原氣氛下實行。
對此，為了保護強電介體電容器不受氫影響而形成導電性氫阻擋 層為人們所公知(例如，參照專利文獻1)。根據該構成，在基板上形 成層疊有下部電極、強電介體膜和上部電極的強電介體電容器，在上 部電極上、或者上部電極上以及上部電極和強電介體膜的側面覆蓋導 電性氫阻擋膜。此外，導電性氫阻擋膜使用由鈦鋁合金或者鈦鋁合金 的氮化物構成的膜。TiAl類材料具有形成由兩種的相(物質)構成的組織的特征，不僅難以形成成為氫氣的通路的晶粒邊界，而且由于其
為容易吸收大量氫并且將吸收的氫放出的溫度為60(TC的Ti和與氫構
成共價鍵的鋁的合金，因而能夠更加穩定地吸收大量的氫。因此，即 使在氫還原氣氛下，也能夠防止強電介體膜的劣化。
此外，表示了包括作為強電介體電容器的電介體膜使用的強電介
體膜的側壁防止氫氣的滲透(例如，參照專利文獻2)。該存儲裝置的
結構包括在半導體基板上順次層疊的下部電極、強電介體膜和第一
上部電極；覆蓋下部電極的側壁的絕緣膜隔板(spacer);覆蓋絕緣膜 隔板的側壁和第一上部電極的側壁的第二上部電極，第二上部電極由 于上述絕緣性隔板與下部電極電絕緣，另一方面，與第一上部電極電 連接。通過上述結構，能夠防止氫滲透到強電介體膜的內部，能夠抑 制強電介體電容器的電容器特性的劣化。
進而，還表示了以下結構條紋狀的上部電極和下部電極在互相
交叉的方向上形成，設置強電介體電容器配置為矩陣狀的存儲單元陣 列，上述強電介體電容器由至少在上部電極和下部電極交叉的區域中 形成有強電介體膜的結構構成，在上述強電介體電容器的上層設置有
氫阻擋膜(例如，參照專利文獻3)。由于在存儲單元陣列中不形成晶 體管等有源元件，強電介體電容器配置為矩陣狀，因此能夠以覆蓋整 個存儲單元陣列區域的方式形成氫阻擋膜，能夠保護強電介體電容器 不受鈍化膜的成膜丄序等中的還原氣氛的影響。
專利文獻1:日本特開2002-110931號公報
專利文獻2:日本特開2002-359354號公報
專利文獻3:日本特開2004-296732號公報

發明內容
在上述專利文獻1的示例中，表示了在上部電極膜的上部表面和 下部電極的下部表面設置有導電性氫阻擋膜的結構。并且，還表示了 為了防止來自它們的側面部分的氫的滲透，以覆蓋上部電極膜、強電 介體膜和下部電極膜等的側面部的方式形成絕緣性的氫阻擋膜。由此， 能夠防止制造時由氫氣引起的強電介體電容器的劣化，能夠實現高成 品率。此外，由于不受到氫引起的還原，能夠在半導體工藝中以最有效率的工序制造強電介體電容器。
此外，在上述專利文獻2的示例中，將下部電極膜和上部電極膜 作為氫阻擋性的導電膜，進而將它們的側壁部隔著絕緣膜隔板用具有 氫阻擋性的第二上部電極膜覆蓋，防止氫氣引起的還原。
在上述專利文獻1和專利文獻2的示例中，只公開了現有的強電 介體存儲器結構，對于在夾持下部電極和上部電極的層間絕緣層中形 成的接觸孔中設置電阻變化層的交叉點型的非易失性半導體存儲裝 置，使用上述文獻中公開的結構時，存在單元尺寸變大的問題。
此外，在上述專利文獻3的示例中，表示了將存儲單元陣列的整 體區域以導電性的氫阻擋膜覆蓋的結構，該氫阻擋膜形成于在強電介 體電容器上形成的層間絕緣膜上。因此，根據層間絕緣膜的材料，會 發生氫從未被氫阻擋膜覆蓋的層間絕緣膜的外周區域擴散直至到達強 電介體膜將其還原，導致特性劣化的情況。在該示例中，不僅記載有 覆蓋全體區域的結構，還記載了也可以在上部電極和下部電極的每個 交叉點設置氫阻擋膜。但是，在此情況下，更加容易發生氫從未被氫 阻擋膜覆蓋的層間絕緣膜的外周區域擴散。
如上所述，對于使用強電介體膜的強電介體電容器，表示了使用 氫阻擋膜保護的方法，但應用于在層間絕緣膜的接觸孔中形成電阻變 化層的交叉點型非易失性半導體存儲裝置的情況下，單元尺寸增大， 難以實現存儲器容量的大容量化。即，在交叉點型的情況下，要求在 不增大單元尺寸的情況下自我匹配地形成，但是在現有的結構中難以
實現上述要求。而且，在上述專利文獻3所述的示例中，表示了也可
以在每個交叉點形成氫阻擋膜，但是由于夾持層間絕緣膜而形成，難 以實現充分的氫阻擋特性。
鑒于以上的課題，本發明的目的在于，提供一種非易失性半導體 存儲裝置及其制造方法，其不增大單元尺寸，能夠防止在電阻變化層 形成后的工序中發生的由氫氣將電阻變化層還原而產生特性變動。
為了解決上述課題，本發明的非易失性存儲裝置具備，半導體基
板；在上述半導體基板上形成的下層配線；在上述下層配線的上方以 與該下層配線交叉的方式形成的上層配線；在上述下層配線和上述上 層配線之間設置的層間絕緣膜；被埋入形成于上述層間絕緣膜上的接觸孔中，與上述下層配線和上述上層配線電連接的電阻變化層；上述 上層配線具備至少兩層由具有氫阻擋性的導電性材料構成的最下層、 和比該最下層比電阻小的導電體層。
此外，本發明的非易失性半導體存儲裝置包括半導體基板；和N 層層疊單位，上述N層層疊單位具備形成于上述半導體基板上的下 層配線；在上述下層配線的上方以與該下層配線交叉的方式形成的上 層配線；設置在上述下層配線和上述上層配線之間的層間絕緣膜；以 及被埋入形成于上述層間絕緣膜上的接觸孔中，并與上述下層配線和 上述上層配線電連接的電阻變化層，其中，N為2以上的整數，第(M-1) 層的層疊單位的上述上層配線與第M層的層疊單位的上述下層配線共 用，其中，M為2以上N以下的整數，各個層疊單位的上述下層配線 和上述上層配線相互交叉形成，在其交叉區域形成有上述接觸孔，上 述上層配線具備至少兩層由具有氫阻擋性的導電性材料構成的最下 層、和比該最下層比電阻小的導電體層。
上述發明的非易失性半導體存儲裝置中，也可以是上述最下層覆 蓋上述電阻變化元件的上表面的全部，并且跨越其外側而形成。在此， 上述最下層也可以以覆蓋上述導電體層的側壁面的方式形成。
此外，在上述發明的非易失性半導體存儲裝置中，上述最下層也 可以至少包括Ti-Al-N、 Ti-N、 Ta-N、 Ta-Al-N、 Ta-Si-N中的至少一種。
此外，在上述發明的非易失性半導體存儲裝置中，上述層間絕緣 膜可以由具有氫阻擋性的絕緣性材料構成。在此，具有氫阻擋性的絕 緣性材料，包括氮化硅和氧化氮化硅的任意一種。
此外，在上述發明的非易失性半導體存儲裝置中，也可以在上述 接觸孔的內壁面，形成有由具有氫阻擋性的絕緣性材料構成的側壁， 上述電阻變化層被埋入由上述側壁形成的上述接觸孔的內部區域。
在上述發明的非易失性半導體存儲裝置中，上述側壁由包括氮化 硅和氧化氮化硅的任意一種的絕緣性材料構成。
此外，在上述發明的非易失性半導體存儲裝置中，上述電阻變化 層也可以由過渡金屬氧化物材料構成。
本發明的非易失性半導體存儲裝置的制造方法包括在半導體基 板上形成下層配線的下層配線形成工序；在形成有上述下層配線的上
8述半導體基板上形成層間絕緣膜的層間絕緣膜形成工序；在上述下層 配線上，在上述層間絕緣膜的規定的位置形成接觸孔的接觸孔形成工
序；在上述接觸孔中埋入形成與上述下層配線連接的電阻變化層的電 阻變化層形成工序；和在上述層間絕緣膜上以與上述電阻變化層連接， 并且與上述下層配線交叉的方式，形成上層配線的上層配線形成工序， 上述上層配線具備至少兩層由具有氫阻擋性的導電性材料構成的最
下層、和比該最下層比電阻小的導電體層。
在上述發明的非易失性半導體存儲裝置的制造方法中，還可以在 上述上層配線形成工序后，進一步重復從上述層間絕緣膜形成工序至 上述上層配線形成工序，在厚度方向上多層層疊由上述下層配線、上 述電阻變化層和上述上層配線構成的存儲部。
此外，在上述發明相關的非易失性半導體存儲裝置的制造方法中， 還可以在上述接觸孔形成工序后，進一步在上述接觸孔的內壁面形成 由具有氫阻擋性的絕緣性氫阻擋材料構成的側壁，之后實行上述電阻 變化層形成工序，在由上述側壁形成的上述接觸孔的內部區域中形成 上述電阻變化層。
本發明的上述目的、其他目的、特征和優點，能夠參照附圖通過 以下對適當實施方式的詳細說明了解。
根據本發明的非易失性半導體存儲裝置及其制造方法，能夠起到 防止在電阻變化層形成后的工序中產生的由氫氣造成的電阻變化層被 還原從而產生特性的變動等顯著效果。


圖1 (a)是示意地表示本發明的第一實施方式的非易失性半導體 存儲裝置的主要部分的立體圖，(b)為(a)的IB-IB線的截面圖。
圖2是用于說明本發明的第一實施方式的非易失性半導體存儲裝 置的制造方法的主要工序圖，(a)和(b)分別為在半導體基板上形成 有下層配線的狀態的平面圖和截面圖，(c)和(d)分別為形成層間絕 緣膜后，形成有接觸孔的狀態的平面圖和截面圖。
圖3是用于說明本發明的第一實施方式的非易失性半導體存儲裝 置的制造方法的主要工序圖，(a)和(b)分別為在接觸孔中埋入電阻
9C)和(d)分別為形成有上層配線 的狀態的平面圖和截面圖。
圖4是表示本發明的第一實施方式的變形例的非易失性半導體存 儲裝置的主要部分的示意性截面圖。
圖5是表示本發明的第二實施方式的非易失性半導體存儲裝置的 結構的示意性截面圖。
圖6是用于說明本發明的第二實施方式的非易失性半導體存儲裝
置的制造方法的主要工序的示意性截面圖，(a)是表示在半導體基板 上形成有下層配線的狀態的截面圖，(b)是表示形成有層間絕緣膜的 狀態的截面圖，(c)是表示在層間絕緣膜上形成有接觸孔和用于埋入 上層配線的溝的狀態的截面圖，(d)是表示在接觸孔形成有電阻變化 層的狀態的圖，(e)是表示在層間絕緣膜上形成有作為上層配線的薄 膜層的狀態的截面圖，(f)是表示通過CMP除去層間絕緣膜上的薄膜 層并形成有上層配線的狀態的截面圖。
圖7是表示本發明的第三實施方式的非易失性半導體存儲裝置的 結構的示意性截面圖。
圖8是表示本發明的第四實施方式的非易失性半導體存儲裝置的 結構的示意性截面圖。
圖9是表示本發明的第五實施方式的非易失性半導體存儲裝置的 結構的示意性截面圖。
圖10A是用于說明本發明的第五實施方式的非易失性半導體存儲 裝置的制造方法的主要工序的示意性截面圖，(a)是表示在半導體基 板上形成有下層配線的狀態的截面圖，(b)是表示形成有層間絕緣膜 的狀態的截面圖，(c)是表示在層間絕緣膜上形成有接觸孔的狀態的 截面圖，(d)是表示在接觸孔形成有電阻變化層的狀態的截面圖。
圖10B是說明本發明的第五實施方式的非易失性半導體存儲裝置 的制造方法的主要工序的示意性截面圖，(a)是表示覆蓋電阻變化層 并形成有層間絕緣膜的狀態的截面圖，(b)是表示形成用于在層間絕 緣膜上形成上層配線的溝的狀態的截面圖，(c)是表示在層間絕緣膜 上形成作為上層配線的薄膜層的狀態的截面圖，(d)是表示通過CMP 除去層間絕緣膜上的薄膜層并形成上層配線的狀態的截面圖。
10圖11是表示本發明的第一實施方式和第二實施方式的變形例的非
易失性半導體存儲裝置的結構的示意性截面圖，(a)是與第一實施方
式的非易失性半導體存儲裝置結構相同在層間絕緣膜使用絕緣性氫阻 擋材料的非易失性半導體存儲裝置的截面圖，(b)是與第一實施方式 的變形例的非易失性半導體存儲裝置結構相同，同樣在層間絕緣膜使 用絕緣性的氫阻擋材料的非易失性半導體存儲裝置的截面圖，(C)是 與第二實施方式的非易失性半導體存儲裝置結構相同，在層間絕緣膜 使用絕緣性的氫阻擋材料的非易失性半導體存儲裝置的截面圖。
圖12是表示本發明的第六實施方式的非易失性半導體存儲裝置的
結構的示意性截面圖。
圖13是用于說明本發明的第六實施方式的非易失性半導體存儲裝 置的存儲區域的主要部分的制造方法的主要工序的截面圖，(a)是表 示在半導體基板上形成下層配線，并且形成有層間絕緣膜的狀態的截 面圖，(b)是表示在層間絕緣膜形成有接觸孔的狀態的截面圖，(c) 是表示在接觸孔中形成有由絕緣性氫阻擋材料構成的側壁的狀態的截 面圖，(d)是表示在接觸孔中埋入電阻變化層的狀態的截面圖，(e) 是表示形成有上層配線的狀態的截面圖。
圖14是表示本發明的第七實施方式的非易失性半導體存儲裝置的 主要部分的結構的示意性截面圖。
圖15是說明本發明的第七實施方式的非易失性半導體存儲裝置的 制造方法的主要工序的截面圖，(a)是形成有第一層疊單位的狀態的 截面圖，(b)是第二層疊單位的上層電極形成前的狀態的截面圖，(c) 是形成第二層疊單位的上層電極的狀態的截面圖，(d)是形成第三層 疊單位的狀態的截面圖。
圖16是表示本發明的第七實施方式的變形例的非易失性半導體存 儲裝置的結構的示意性截面圖，(a)是下層配線和上層配線由層疊導 電性氫阻擋層和與該導電性氫阻擋層相比比電阻較小的導電體層的結 構構成的非易失性半導體存儲裝置的截面圖，(b)是進一步在接觸孔 埋入上層配線的一部分，并且整體被埋入形成于在層間絕緣膜中形成 的溝中的非易失性半導體存儲裝置的截面圖，(c)是在接觸孔的內壁 形成有由具有氫阻擋性的絕緣性氫阻擋材料構成的側壁的非易失性半導體存儲裝置的截面圖。
10， 10a， 25， 25a， 30， 30a， 35， 40， 45， 50， 55， 60， 70， 80非 易失性半導體存儲裝置(ReRAM) 11半導體基板 12， 17， 121， 171下層配線 13， 13a， 131， 132， 133層間絕緣膜 14接觸孔
15， 151， 152， 153電阻變化層 16， 20， 163， 203， 204上層配線
18， 21， 181， 211， 213， 221， 223， 231， 233導電性氫阻擋層 19， 22， 191， 212， 222， 232導電體層 23側壁 24溝
26薄膜層
27第一薄膜層
28第二薄膜層
41連接配線
42， 44， 45埋入導體
43連接電極
161， 162， 201， 202上層配線(下層配線)
具體實施例方式
以下，對于本發明的實施方式，參照附圖進行說明。而且，存在 對相同的結構要素標注相同的符號，省略其說明的情況。此外，在以 下的實施方式說明的附圖中，僅示意地表示了非易失性半導體存儲裝 置的存儲區域的主要部分，關于它們的形狀將一部分擴大表示使其容 易顯示。
(第一實施方式)
圖1是說明本發明的第一實施方式的非易失性半導體存儲裝置10 的主要部分的示意圖，(a)為立體圖，(b)是該圖(a)的IB-IB線截斷由箭頭方向觀察的截面圖。此外，在圖1中，僅示意地表示了非易 失性半導體存儲裝置10的存儲區域的主要部分。
本實施方式的非易失性半導體存儲裝置IO具備半導體基板11; 在該半導體基板11上形成的下層配線12;覆蓋下層配線12在半導體 基板11上形成的層間絕緣膜13;被埋入在下層配線12上的層間絕緣 膜13上形成的接觸孔14中，與下層配線12連接的電阻變化層15;與
電阻變化層15連接，并且以與下層配線11交叉的方式形成在層間絕 緣膜13上的上層配線16。即，本實施方式的非易失性半導體存儲裝置 10為交叉點型的存儲裝置，其具有包括電阻變化層15的存儲部配置為 矩陣狀的陣列結構的存儲區域。
此外，由電阻變化層15、和夾持該電阻變化層15的下層配線12 與上層配線16的區域構成存儲部，下層配線12和上層配線16，至少 與電阻變化層15連接的面由具有氫阻擋性的導電性材料構成。此外， 如圖1所示下層配線12和上層配線16以完全覆蓋電阻變化層15的上 表面和下表面，并且跨越它們的面的外側的方式形成。進而，在本實 施方式中，下層配線12和上層配線16使用由導電性氫阻擋材料構成 的配線。作為該導電性氫阻擋材料，能夠使用包括Ti-Al-N、Ti-N、Ta-N、 Ta-Al-N和Ta-Si-N中的至少一種的材料。
此外，如上所述，上層配線16，由于將電阻變化層15的上表面完 全覆蓋，在加工上層配線16時，例如實行使用等離子體的干式蝕刻的 情況下，也能夠使電阻變化層15不受到等離子體損傷，防止其特性的 變動。此外，由于上層配線16以跨越電阻變化層15的上表面的外側 的方式形成，所以即使發生例如光刻法的掩膜對齊偏差，也能夠防止 電阻變化層15的特性的變動。
如圖1所示，本實施方式的非易失性半導體存儲裝置10，例如在 硅等半導體基板11上，設置例如用于行選擇的字線的下層配線12。該 下層配線12為條紋狀，按照一定的間隔設置有多根。此外，在半導體 基板11上和下層配線12上，例如形成有氧化硅或者TEOS-Si02等層 間絕緣膜13。在下層配線12上的層間絕緣膜13的規定的位置，即形 成上層配線16時在交叉的區域形成接觸孔14，在該接觸孔14中埋入 有電阻變化層15。對于下層配線12和上層配線16施加電脈沖時，具
13有電阻變化層15的電阻值大幅度變化，并且保持該變化狀態的特性。 由此，能夠得到電阻值大的狀態和電阻值小的狀態的二值狀態，能夠 作為存儲器使用。作為具有上述特性的材料，能夠使用例如過渡金屬 氧化物。作為其中一例，可以使用氧化鐵薄膜，例如四氧化三鐵。由 于上述材料為氧化物，如果因被氫氣還原則電阻變化特性劣化，因而 不具有充分的存儲功能。
上層配線16例如為位線，以與下層配線12交叉的方式設置，與
埋入在接觸孔14中的電阻變化層15電連接。下層配線12和上層配線 16分別與未圖示的半導體電路連接。由此，能夠獲得下層配線12和上 層配線16由導電性氫阻擋材料形成，并且它們將電阻變化層15完全 覆蓋的形狀的交叉點型的ReRAMlO。
像這樣，通過使用氫阻擋材料、且比電阻變化層15寬地形成設置 在電阻變化層15的上下的下層配線12和上層配線16，能夠防止在形 成存儲部后實行的各種工藝、例如層間絕緣膜的形成工藝和保護膜的 形成工藝等中發生的氫氣擴散引起的使電阻變化層15還原而存儲特性 劣化。由此，即使使用現有的半導體工藝，也能夠實現具有穩定并且 再現性良好的電阻變化層15的非易失性半導體存儲裝置10。
此外，在此表示了電阻變化層15與下層配線12和上層配線16物 理地接觸的實施例，但也可以為電阻變化層15不與下層配線12和/或 上層配線16物理地接觸而是電連接的結構。即使為這樣的結構，也同 樣能夠獲得防止氫擴散的效果。
接下來，關于本實施方式的非易失性半導體存儲裝置IO的制造方 法，使用圖2和圖3進行說明。圖2和圖3是用于說明本實施方式的 非易失性半導體存儲裝置的制造方法的主要工序的圖。在圖2中，(a) 是在半導體基板11上形成下層配線12的狀態的平面圖，(b)是在該 圖(a)的IIB-IIB線的沿箭頭方向觀察的截面圖，(c)是形成層間絕 緣膜13后、形成有接觸孔14的狀態的平面圖，(d)是在該圖(c)的 IID-IID線的沿箭頭方向觀察的截面圖。此外，在圖3中，(a)是在接 觸孔14中埋入有電阻變化層15的狀態的平面圖，(b)是在該圖(a) 的IIB-IIB線的沿箭頭方向觀察的截面圖，(c)是形成有上層配線16 的狀態的平面圖，(d)是在該圖(c)的IID-IID線的沿箭頭方向觀察的截面圖。
首先，如圖2 (a)和(b)所示，在形成有各種導體圖案(未圖示) 和半導體集成回路(未圖示)的半導體基板ll上，以互相平行的方式
形成條紋狀的作為用于行選擇的字線的多個下層配線12。該下層配線 12，例如能夠利用濺射法形成Ti-Al-N并通過曝光工藝和蝕刻工藝形 成。
而后，如圖2 (c)和(d)所示，在包括該下層配線12的半導體 基板11上，例如使用CVD法形成由TEOS-Si02構成的層間絕緣膜13。 此外，作為該層間絕緣膜13，不限于上述材料，也能夠使用通常的半 導體工藝中使用的層間絕緣膜材料。并且，此后，在下層配線12上的 層間絕緣膜13上按照一定的配列間距設置多個接觸孔14。該接觸孔 14如圖2 (c)所示，其半徑比下層配線12的寬度小。此外，圖中為 圓型，但不限于圓形，也可以為四角形或者橢圓形或者其他形狀。
接下來，如圖3 (a)和(b)所示，在接觸孔14中埋入有電阻變 化層15。該方法，在全面地形成作為電阻變化層15的薄膜后，能夠使 用化學機械研磨(CMP)并平坦化的鑲嵌(damascene)工藝制造。
而后，如圖3 (c)和(d)所示，以互相平行且與下層配線12交 叉的方式形成與電阻變化層15連接的條紋狀的多個上層配線16。該上 層配線16作為用于列選擇的位線，與下層配線12相同由導電性氫阻 擋材料形成，此外，與下層配線12相同形成為比電阻變化層15寬度 更寬。
通過以上工序，能夠制作本實施方式的非易失性半導體存儲裝置 10的主要部分，并且通過將下層配線12和上層配線16與未圖示的半 導體電路連接，并形成必要的層間絕緣膜和保護膜等，能夠制造交叉 點型的非易失性半導體存儲裝置10。
此外，作為電阻變化層15，能夠使用如上所述的過渡金屬氧化物 材料。具體來說，能夠使用四氧化三鐵、氧化鈦、氧化釩、氧化鈷、 氧化鎳、氧化鋅、氧化銅、鈮氧化膜等過渡金屬氧化物，通過濺射法 等形成。上述過渡金屬氧化膜材料，當被施加閥值以上的電壓或者電 流時，顯示特定的電阻值，該電阻值直到被重新施加一定大小的脈沖 電壓或者脈沖電流為止，維持該電阻值。
15此外，作為層間絕緣膜，能夠使用金屬氧化物材料。具體來說，
能夠使用基于CVD法的氧化硅(Si02)或使用03 (臭氧)和TEOS (四 乙氧基硅烷)在沒有還原性的條件下通過CVD法形成的TEOS-Si02 膜。
圖4是表示本實施方式的變形例的非易失性半導體存儲裝置25的 主要部分的示意性截面圖。圖4所示的非易失性半導體存儲裝置25與 圖1所示的非易失性半導體存儲裝置10不同之處在于下層配線17 和上層配線20分別由導電性氫阻擋層18、 21;和與該導電性氫阻擋層 18、 21相比電阻小的導電體層19、 22雙層結構構成。此外，下層配線 17和」:層配線20都將導電性氫阻擋層18、 21設置在與電阻變化層15 相接的面一側。換言之，導電體層19和導電性氫阻擋層18通過按照 該順序層疊構成下層配線17，此外，導電性氫阻擋層21和導屯體iS 22通過按照該順序層疊構成上層配線20，由導電性氫阻擋層18和21 將電阻變化層15夾持。通過使下層配線17和上層配線20構成為上述 結構，由導電性氫阻擋層18、21防止氫氣擴散，并且通過例如比銅(Cu) 等導電性氫阻擋層18、 21比電阻小的導電體層19、 22，能夠使整體成 為低電阻。由此，能夠有效抑制脈沖信號的延遲等，實現穩定并且高 性能的非易失性半導體存儲裝置25。
此外，導電性氫阻擋層18、 21，由于其膜質致密，具有不易透過 氫的特征。為此在晶片面內形成能夠均勻地可靠地制作的膜厚即—口了。 此外，因比導電性氫阻擋層18、 21比電阻小的導電體層19、 22對配 線的低電阻化做出貢獻，因而希望在半導體工藝的加工的允許范圍中 加厚。基于以上考慮，優選導電性氫阻擋層18、 21的膜厚為5 20nm， 并且導電性氫阻擋層18、 21在下層配線17、上層配線20占據的比例 為20%以下。
此外，下層配線17和上層配線20都將導電性氫阻擋層18、 21和 導電體層19、 22形成為相同形狀(即條紋狀)，但導電性氫阻擋層18、 21也可以僅在覆蓋電阻變化層15的區域中部分形成。
由于該第一變形例的非易失性半導體存儲裝置25，只要將本實施 方式的非易失性半導體存儲裝置10中的下層配線12和上層配線16替 換為層疊結構的下層配線17和上層配線20即可，因此省略關于制造方法的說明。
如上所述，本實施方式的非易失性半導體存儲裝置及其制造方法， 通過將埋入接觸孔中的電阻變化層用具有氫阻擋性的上層配線覆蓋， 能夠防止在電阻變化層形成后的工藝中發生的因氫氣引起電阻變化層 被還原而產生特性變動，雖然使用現有的半導體工藝，也能夠實現特 性穩定的非易失性半導體存儲裝置。
此外，通過使上層配線形成為至少兩層的層疊結構，上述至少兩 層是具有氫阻擋性的導電性材料構成的最下層和與該最下層相比比電 阻小的導電體層，能夠使上層配線整體低電阻化，因此能夠抑制由配 線延遲和寄生配線電阻引起的信號的劣化。
此外，上述本實施方式的效果，在以下敘述的第二至第七實施方 式屮同樣能夠發揮。
(第二實施方式)
圖5是表示本發明的第二實施方式的非易失性半導體存儲裝置30 的結構的示意性截面圖。本實施方式的非易失性半導體存儲裝置30， 相對于第一實施方式的非易失性半導體存儲裝置10，其不同之處在于
下層配線17和上層配線20分別由導電性氫阻擋層18、 21和比該導電 性氫阻擋層18、 21比電阻小的導電體層19、 22雙層結構構成和上 層配線20的一部分被埋入接觸孔14并且整體被埋入形成于層間絕緣 膜13中的溝24中而形成。在上述結構的情況下，形成接觸孔14和用 于埋入上層配線20的溝24后，如果形成電阻變化層14和上層配線20， 則由于能夠自我匹配地形成上層配線20，所以能夠較為容易地將存儲 部的形狀等細微化。其結果是，能夠低成本地制造具有大容量的存儲 部的非易失性半導體存儲裝置30。
此外，能夠利用導電體層19、 22使整體成為低電阻，能夠有效地 抑制脈沖信號的延遲等。其結果是，能夠實現穩定且高性能的非易失 性半導體存儲裝置30。
圖6是用于說明本實施方式的非易失性半導體存儲裝置30的制造 方法的主要工序的示意性截面圖，(a)是表示在半導體基板ll上形成 下層配線17的狀態的截面圖，(b)是表示進一步形成層間絕緣膜13 的狀態的截面圖，(c)是表示在層間絕緣膜13上形成接觸孔14和埋入上層配線20的溝24后的狀態的截面圖，(d)是表示在接觸孔14上 形成電阻變化層14后的狀態的圖，(e)是表示在層間絕緣膜13上形 成作為上層配線20的薄膜層26后的狀態的截面圖，(f)是表示通過 CMP除去層間絕緣膜13上的薄膜層26并形成上層配線20后的狀態的 截面圖。
首先，如圖6 (a)所示，在半導體基板11上，使用例如由Ti-Al-N 構成的導電性材料層疊形成導電性氫阻擋層18和由銅構成的導電體層 19，按照規定的圖案形狀通過曝光工藝和蝕刻工藝加工，形成作為用 于行選擇的字線的下層配線17。
而后，如圖6 (b)所示形成層間絕緣膜13。由于該層間絕緣膜13 能夠利用在第一實施方式的非易失性半導體存儲裝置10中說明的材料 和制造方法形成，所以省略詳細說明。此外，該層間絕緣膜13的厚度 為用于埋入電阻變化層15和上層配線20的一部分的厚度和用于形成 k層配線20的溝24的厚度相加的厚度。
而后，如圖6 (c)所示，用于形成上層配線20的溝24形成為相 對于下層配線17交叉的形狀。使用曝光工藝和蝕刻工藝能夠簡易實行。 而后，進一步在下層配線17上的層間絕緣膜13的規定位置，即形成 上層配線20時交叉的交叉區域，形成接觸孔14。對此，使用曝光工序 和蝕刻工藝也能夠簡易實行。此外，溝24和接觸孔14不限于按照上 述順序形成，也可以通過曝光工藝和蝕刻工藝，形成接觸孔14后形成 溝24。
接著，如圖6 (d)所示，向接觸孔14中埋入電阻變化層15。該 工序例如如下實行。首先，如圖6 (c)所示在形成接觸孔14和溝24 的狀態下，在整個面上形成作為電阻變化層的15的薄膜。關于該作為 電阻變化層15的薄膜的形成，能夠使用與第一實施方式相同的材料， 以同樣的工藝實行。此時，以填埋接觸孔14的方式設定作為電阻變化 層15的薄膜的膜厚。而后，將整個面蝕刻使僅在接觸孔14中殘留電 阻變化層15。
由此，如圖6 (d)所示能夠得到電阻變化層15被埋入接觸孔14 中的形狀。此外，在穩定地進行蝕刻方面，優選在蝕刻中，使電阻變 化層15與接觸孔14的高度不相同，而是略微低一些地準確地埋入接觸孔14中。另外，在蝕刻中，為了使附著在溝24的側壁等的薄膜也
可靠地除去，優選各向同性蝕刻。
如圖6 (d)所示，使電阻變化層15形成至接觸孔14的規定的深 度后，如圖6 (e)所示形成作為上層配線20的薄膜層26。在此情況 下的薄膜層26形成為，在電阻變化層15 —側形成有由導電性氫阻擋 材料構成的第一薄膜層27，在其上方形成有由例如銅等比電阻較小的 材料構成的第二薄膜層28的層疊結構。
接著，如圖6 (f)所示，通過CMP將層間絕緣膜13上的薄膜層 26研磨除去后，能夠形成存儲區域，該存儲區域的形狀為將電阻變化 層15埋入接觸孔14的規定的深度，使上層配線20的一部分同樣埋入 接觸孔14，并且使上層配線20的整體被埋入形成于層間絕緣膜13上 的溝24中。
在本實施方式的非易失性半導體存儲裝置30的情況下，導電性氫 阻擋層21以也覆蓋導電體層22的側壁面的方式設置，即使在發生來 自導電體層22的氫氣擴散時也能夠有效抑制。
此外，本實施方式的非易失性半導體存儲裝置30的制造工序不限 于上述內容。例如，如圖6 (d)所示的電阻變化層15也可以按照以下 的方法制造。即，也可以為將接觸孔14開口后，將為了開口形成的光 致抗蝕膜作為掩膜通過無電解電鍍在接觸孔14中形成埋入電阻變化層 15的方法。在此情況下，優選形成為比接觸孔14的高度略低。但是， 在該形成方法中，電阻變化層15必須為能夠電鍍的材料。
此外，在第一實施方式和第二實施方式中，關于作為層間絕緣膜 13使用TEOS-Si02和氧化硅膜等的氧化物絕緣材料的情況進行了說 明，但是本發明不限于此。如圖11所示，也可以使用由絕緣性的氫阻 擋材料構成的層間絕緣膜13a。圖11表示第一實施方式和第二實施方 式的變形例的非易失性半導體存儲裝置的結構的示意性截面圖，(a) 是與第一實施方式的非易失性半導體存儲裝置IO結構相同，在層間絕 緣膜13a使用絕緣性氫阻擋材料的非易失性半導體存儲裝置10a的截 面圖，(b)是與第一實施方式的變形例的非易失性半導體存儲裝置25 結構相同，同樣在層間絕緣膜13a使用絕緣性的氫阻擋材料的非易失 性半導體存儲裝置25a的截面圖，(c)是與第二實施方式的非易失性半導體存儲裝置30結構相同，在層間絕緣膜13a使用絕緣性的氫阻擋 材料的非易失性半導體存儲裝置30a的截面圖。作為絕緣性的氫阻擋 材料，能夠使用氮化硅或者氧化氮化硅。使用上述結構時，能夠進一 步有效抑制由于氫氣擴散等向電阻變化層15中滲透。 (第三實施方式)
圖7是表示本發明的第三實施方式的非易失性半導體存儲裝置35 的結構的示意性截面圖。圖7所示的非易失性半導體存儲裝置35與圖 1所示的非易失性半導體存儲裝置10的不同之處為，只有上層配線20 由導電性氫阻擋層21、和比該導電性氫阻擋層21比電阻小的導電體層 22雙層結構構成。并且，將導電性氫阻擋層21設置在與電阻變化層 15接觸的面一側。下層配線46為不包括導電性氫阻擋層的通常的配 線。通過形成為如上所述的上層配線20，當使用例如銅(Cu)等的比 導電性氫阻擋層21比電阻小的導電體層22時，能夠使整體成為低電 阻。由此，能夠有效地抑制脈沖信號的延遲等，能夠實現穩定且高性 能的非易失性半導體存儲裝置35。即使只在上部一側配置導電性氫阻 擋層，由于半導體工藝中的氫大致從上方擴散，因此能夠簡便地防止 電阻變化層的初期電阻的減少和偏差的增加等特性的變動。特別是， 如果為具有一定的耐氫性的電阻變化層時，則能夠充分防止。與在上 下配線層疊導電性氫阻擋層的情況相比，僅在上層配線上層疊導電性 氫阻擋層的情況下，能夠更加簡便地實行半導體工藝，還具有降低工 藝成本的效果。
此外，如上所述，上層配線的導電性氫阻擋層21和導電體層22 為相同形狀，但導電性氫阻擋層21也可以僅在覆蓋電阻變化層15的 區域部分地形成。本實施方式的非易失性半導體存儲裝置35，只要在 第一實施方式的非易失性半導體存儲裝置10中將上層配線16替換為 層疊結構的上層配線20即可，因此對于制造方法省略說明。 (第四實施方式)
圖8是表示本發明的第四實施方式的非易失性半導體存儲裝置40 的結構的示意性截面圖。圖8所示的非易失性半導體存儲裝置40，與 圖7所示的第三實施方式的非易失性半導體存儲裝置35不同之處在 于，在接觸孔內除電阻變化層15之外，還形成有具有整流特性的二極
20管元件47。例如，二級管元件47優選由金屬和半導體的結構構成的
肖特基二極管，由金屬、半導體(絕緣體)、金屬的結構構成的MSM (MIM) 二極管，由P型半導體和N型半導體的連接構成的PN二極 管。通過上述結構，除由導電性氫阻擋層21防止氫氣的擴散的效果之 外，通過將二極管元件和電阻元件串聯連接，二極管元件成為選擇開 關，能夠抑制向相鄰元件的電流泄漏，實現大容量的交叉點存儲器。
此外，在本實施方式中，在接觸孔內形成的二極管元件47設置在 電阻變化元件15和下層配線46之間，但也可以將該二極管元件47設 置在電阻變化元件15和上層配線20之間。 (第五實施方式)
圖9是表示本發明的第五實施方式的非易失性半導體存儲裝置45 的結構的示意性截面圖。圖9所示的非易失性半導體存儲裝置45，與 圖7所示的第三實施方式的非易失性半導體存儲裝置35的不同之處在 于上層配線20的導電性氫阻擋層21不僅在上層配線的下表面而且 在側面也形成。由于在氫相對地較為容易擴散的上層配線和層間絕緣 膜之間存在氫阻擋層，因此在使例如在上層配線的端面擴散的氫由氫 阻擋層吸收的效果的基礎上，還能夠切實防止氫氣引起的電阻變化層 的還原導致的特性劣化。
接著，關于本實施方式的非易失性半導體存儲裝置45的制造方法， 使用圖IO進行說明。圖IOA和圖10B是用于說明本實施方式的非易 失性半導體存儲裝置的制造方法的主要工序的圖。圖IOA的(a)是表 示在半導體基板11上形成有下層配線46的狀態的截面圖，(b)是表 示進一步形成有層間絕緣膜13的狀態的截面圖，(c)是表示在層間絕 緣膜13上形成有接觸孔14的狀態的截面圖，(d)是表示在接觸孔14 形成有電阻變化層15的狀態的圖。此外，圖10B的(a)是表示覆蓋 電阻變化層在整個面上形成有層間絕緣膜48的狀態的截面圖，(b)是 表示形成用于在層間絕緣膜48埋入上層配線20的溝24的狀態的截面 圖，(c)是表示在層間絕緣膜48上形成有作為上層配線20的薄膜層 26的狀態的截面圖，(d)是表示通過CMP除去層間絕緣膜48上的薄 膜層26形成有上層配線20的狀態的截面圖。
首先，如圖10A (a)所示，在半導體基板11上使由鋁和銅構成的導電體層成膜，按照規定的圖案形狀利用曝光工藝和蝕刻或者CMP 工藝進行加工，形成作為用于行選擇的字線的下層配線46。
接著，如圖10A (b)所示形成層間絕緣膜13。由于該層間絕緣膜 13能夠通過在第一實施方式的非易失性半導體存儲裝置10中說明的 材料和制造方法形成，因而省略詳細說明。
接著，如圖10A (c)所示，在下層配線46上的層間絕緣膜13的 規定的位置，即形成上層配線20時交叉的交叉區域，形成接觸孔14。 對此，使用曝光工藝和蝕刻工藝能夠容易地達成。
接著，如圖10A (d)所示，將電阻變化層15埋入接觸孔14中。 該工序如下實行。首先，如圖10A (c)所示在形成有接觸孔14的狀 態下，在整個面上形成作為電阻變化層15的薄膜。關于該作為電阻變 化層15的薄膜的形成，能夠使用與第一實施方式同樣的材料以同樣的 工藝實行。此時，以填埋接觸孔14的方式設定作為電阻變化層15的 薄膜的膜厚。之后，對整個面進行蝕刻使僅在接觸孔14中殘留電阻變 化層15。由此，如圖10A (d)所示，能夠得到電阻變化層15被埋入 接觸孔14中的形狀。
接著，如圖10B (a)所示，覆蓋電阻變化層15并在整個面上形成 層間絕緣膜48。由于該層間絕緣膜48也能夠由在第一實施方式的非易 失性半導體存儲裝置10中所說明的材料和制造方法形成，因而省略詳 細說明。
接著，如圖10B (b)所示，通過與下層配線46交叉，并且將電 阻變化層15上的層間絕緣膜48除去，由此形成用于埋入上層配線20 的溝24。對此，使用曝光工藝和蝕刻工藝就能夠簡易達成。
接著，如圖10B (c)所示形成作為上層配線20的薄膜層26。在 該情況下的薄膜層26形成為在電阻變化層15 —側形成有由導電性氫 阻擋材料構成的第一薄膜層27，且在其上形成有由例如銅等比電阻較 小的材料構成的第二薄膜層28的層疊結構。
接著，如圖10B (d)所示，通過CMP將層間絕緣膜48上的薄膜 層26研磨除去，在層間絕緣膜48上形成的溝24內形成上層配線20。 在此情況下，在上層配線20的底面和側面形成導電性氫阻擋層21。
在本實施方式的非易失性半導體存儲裝置45的情況下，由于導電性氫阻擋層21以也覆蓋導電體層22的側壁部的方式設置，因此即使 發生來自上層配線的側面的氫氣的擴散等的情況下也能夠有效抑制。
此外，本實施方式的非易失性半導體存儲裝置45不限于由上述制 造工序制造的方法。例如，圖10A (d)所示的電阻變換層15也可以 使用以下方法制造。即，也可以為將接觸孔14開口后，將為了該開口 形成的光致抗蝕膜作為掩膜通過無電解電鍍在接觸孔14形成埋入電阻 變化層15的方法。但是，在該形成方法中，電阻變化層15必須為能 夠電鍍的材料。
根據以上的工序，能夠制造本實施方式的非易失性半導體存儲裝 置45的主要部分，進而能夠將下層配線46和上層配線20與未圖示的 半導體電路連接，通過形成必要的層間絕緣膜和保護膜等制造交叉點 型的非易失性半導體存儲裝置。 (第六實施方式)
圖12是表示本發明的第三實施方式的非易失性半導體存儲裝置 50的結構的示意性截面圖。本實施方式的非易失性半導體存儲裝置50 具有以下特征。第一，下層配線17和上層配線20分別由導電性氫阻 擋層18、 21和比該導電性氫阻擋層18、 21比電阻小的導電體層19、 22雙層結構構成。第二，在接觸孔14的內壁面形成有由具有氫阻擋性 的絕緣性氫阻擋材料構成的側壁23，電阻變化層15被埋入由該側壁 23形成的接觸孔14的內部區域中。此外，作為該絕緣性氫阻擋材料， 能夠使用包含氮化硅和氧化氮化硅的任意一種的絕緣性材料。
通過上述結構，層間絕緣膜13，使用例如TEOS-Si02那樣的低應 力的材料，并且通過僅在接觸孔14的內部形成具有氫阻擋性的側壁 23，能夠防止氫氣從電阻變化層15的側壁部擴散。這是由于電阻變化 層15的整體被具有氫阻擋性的下層配線17、上層配線20和側壁23覆蓋。
圖13是用于說明本實施方式的非易失性半導體存儲裝置50的存 儲區域的主要部分的制造方法的主要工序的截面圖，(a)是表示在半 導體基板11上形成下層配線17、進一步形成有層間絕緣膜13的狀態 的截面圖，(b)是表示在層間絕緣膜13上形成有接觸孔14的狀態的 截面圖，(c)是表示在接觸孔14中形成有由絕緣性氫阻擋材料構成的側壁23的狀態的截面圖，(d)是表示將電阻變化層15埋入接觸孔14 中的狀態的截面圖，(e)是表示形成有上層配線20的狀態的截面圖。
首先，在圖13 (a)所示的半導體基板11上，使用例如由Ti-Al-N 構成的導電性材料層疊形成導電性氫阻擋層18和由銅構成的導電體層 19，按照規定的圖案形狀通過曝光工藝和蝕刻工藝進行加工，形成作 為用于行選擇的字線的下層配線17。
接著，在包括該下層配線17的半導體基板11上形成層間絕緣膜 13。該層間絕緣膜13由于能夠通過在第一實施方式的非易失性半導體 存儲裝置10中說明的材料和制造方法形成，因而省略詳細說明。
接著，如圖13 (b)所示，在下層配線17上的層間絕緣膜13的規 定的位置，即形成上層配線20時交叉的交叉區域，形成接觸孔14。通 過曝光工藝和蝕刻工藝能夠簡便地達成。
接著，如圖13 (c)所示，在形成于層間絕緣膜13的接觸孔14中 形成由絕緣性氫阻擋材料構成的側壁23。例如，通過CVD法形成氮化 硅或者氧化氮化硅之后，通過適當地設定干蝕刻條件，能夠僅在接觸 孔14的內壁面形成由氮化硅膜或者氧化氮化硅膜構成的側壁23。具體 來說，通過CVD法形成氮化硅膜，例如使用CHF3氣體以付與各向異 性的條件實行干蝕刻時，由于除了吸附在接觸孔14的內壁面的氮化硅 膜之外，吸附在其他區域的氮化硅膜被蝕刻了，因此能夠在接觸孔14 中形成由氮化硅膜構成的側壁23。
接著，如圖13 (d)所示，將電阻變化層15埋入由側壁23形成的 接觸孔14的內部區域中。由于該工序能夠使用與在第一實施方式的非 易失性半導體存儲裝置10的制造方法中說明的方法相同的方法，因而 省略說明。
接著，如圖13 (e)所示，形成上層配線20。該上層配線20由在 與電阻變化層15接觸的面一側形成導電性氫阻擋層21，并在該膜上形 成有比電阻較小的導電體層22的雙層結構構成。
根據以上的工序，能夠制造本實施方式的非易失性半導體存儲裝 置50。在上述結構的非易失性半導體存儲裝置50的情況下，電阻變化 層l5的上下表面被下層配線n和上層配線^覆蓋，并且側面部分被 由絕緣性氫阻擋材料構成的側壁23覆蓋。因此，在己制造存儲部后的
24工序中，例如在層間絕緣膜的形成和鈍化膜的形成等中，即使產生氫 氣，也能夠有效地抑制因其向電阻變化層15擴散而滲透。
此外，在由氮化硅膜等形成層間絕緣膜13的情況下，容易產生因
應力增大導致的不良狀況。但是，在本實施方式的情況下，由于層間
絕緣膜使用例如低應力的TEOS-Si02膜，僅在接觸孔14的內壁面形成 氮化硅膜，因此能夠減小整體的應力，抑制基于應力產生的不良狀況。 在使用上述低應力的層間絕緣膜的情況下，即使在電阻變化層15形成 后進行暴露在氫氣氣氛中的工序，也能夠有效防止電阻變化層15的特 性的劣化。此外，為了防止配線延遲使用的低電介率的層間絕緣膜， 例如摻氟氧化膜(FSG)由于在成膜過程中產生氫成為強還原氣氛，但 是即使在使用這樣的層間絕緣膜的情況下也能夠防止電阻變化層15的 特性劣化。進而，也能夠維持原樣地使用通常的半導體工藝。 (第七實施方式)
圖14是表示本發明的第四實施方式的非易失性半導體存儲裝置 55的主要部分的結構的示意性截面圖。本實施方式的非易失性半導體 存儲裝置55，其特征在于將存儲部多層地層疊的結構。
艮P，該非易失性半導體存儲裝置55將半導體基板11;在該半導體 基板11上形成的下層配線；在包括下層配線的半導體基板11上形成 的層間絕緣膜；被埋入在層間絕緣膜的規定位置上形成的接觸孔中， 且與下層配線連接的電阻變化層和與電阻變化層連接在層間絕緣膜上 形成的上層配線作為層疊單位，具備N (N為2以上的整數)層該層 疊單位。而且，在本實施方式中，N=3。
并且，第'(M-1) (M為2以上N以下的整數)層疊單位的上層配 線和第M層疊單位的下層配線能夠共用。此外，各個層疊單位的下層 配線和上層配線相互交叉形成，在其交叉區域形成有接觸孔，由電阻 變化層和夾持電阻變化層的下層配線與上層配線構成存儲部，下層配 線和上層配線由至少包括導電性氫阻擋層的結構構成。
以下，根據圖14說明具體的結構。本實施方式的非易失性半導體 存儲裝置55，關于第一層的結構，與第一實施方式的非易失性半導體 存儲裝置10基本相同。但是，不同之處在于為了使第二層的上層配 線162與半導體基板11上的連接配線41連接，在接觸孔中形成埋入
25導體42，在該埋入導體42上形成連接電極43。此外，在該第一層疊 單位上，設置有與第一層疊單位相同結構的第二層疊單位和第三層疊 單位。
第一層疊單位的上層配線161和第二層疊單位的下層配線能夠共 用。因此，以下對于第一層疊單位進行說明的情況下，稱為上層配線 161，對于第二層疊單位進行說明的情況下，稱為下層配線161。此外， 第一層疊單位的下層配線121和上層配線161隔著層間絕緣膜131相 互交叉形成，在其交叉區域形成有接觸孔，通過電阻變化層151和夾 持電阻變化層151的下層配線121和上層配線161構成存儲部。并且， 下層配線121和上層配線161至少包括導電性氫阻擋層。
第二層疊單位的上層配線162和第三層疊單位的下層配線能夠共 用。因此，以下關于第二層疊單位進行說明的情況下，稱為上層配線 162，關于第三層疊單位進行說明的情況下，稱為下層配線162。另外， 第二層疊單位的下層配線161和上層配線162相互交叉形成，在其交 叉區域形成有接觸孔，由電阻變化層152和夾持電阻變化層152的下 層配線161和上層配線162構成存儲部。并且，下層配線161和上層 配線162至少包括導電性氫阻擋層。
另一方面，由于不存在第四層疊單位，第三層疊單位的上層配線 163不能夠共用。第三層疊單位的下層配線162和上層配線163相互交 叉形成，在其交義區域形成有接觸孔，由電阻變化層153和夾持電阻 變化層153的下層配線162和上層配線163構成存儲部。下層配線162 和上層配線163關于至少包括導電性氫阻擋層這一點，與第一和第二 層疊單位相同。
此外，在第二層疊單位和第三層疊單位，形成有層間絕緣膜132、 133。進而，在第二層疊單位，為了使該層疊單位的上層配線162與半 導體基板11上的連接配線41連接，在接觸孔形成埋入導體44并與連 接電極43連接。
此外，本實施方式的非易失性半導體存儲裝置55的情況下，第一 至第三層疊單位的下層配線和上層配線由導電性單一的具有氫阻擋性 的材料形成。
通過上述結構，能夠獲得三次元地層疊構成大容量的存儲部，并且在形成層疊單位的工序和之后的層間絕緣膜或鈍化膜等的形成工序 中，即使產生氫氣也能夠大幅度抑制特性變動的交叉點型非易失性半 導體存儲裝置55。
圖15是用于說明本實施方式的非易失性半導體存儲裝置55的制 造方法的主要工序的截面圖，(a)是形成有第一層疊單位的狀態的截 面圖，(b)是第二層疊單位的上層電極形成前的狀態的截面圖，(c) 是已形成有第二層疊單位的上層電極的狀態的截面圖，(d)是形成有 第三層疊單位的狀態的截面圖。
如圖15 (a)所示，在半導體基板11上，形成第一層疊單位。由 于該工序與第一實施方式的非易失性半導體存儲裝置10的制造方法大 致相同，因而省略說明。但是，為了使第二層的上層配線162與半導 體基板11上的連接配線41連接，在層間絕緣膜131上形成接觸孔， 關于在該接觸孔設置埋入導體42的工序、在該埋入導體42上設置連 接電極43的工序、和使下層配線162連接在連接電極43的工序，是 在第一實施方式的制造工序中不存在的工序。但是，由于關于上述工 序，使用通常的半導體工藝即可，因此省略說明。
接著，如圖15 (b)和(c)所示，制造第二層疊單位。在此情況 下，與第一層疊單位相同形成埋入導體44，設置與連接電極43連接的 :1:序，關于該工序與第一層疊單位相同。由此如圖15 (c)所示，形成 第二層疊單位。
接著，如圖15 (d)所示，形成第三層疊單位。該第三層疊單位的 制造工序與第一實施方式的非易失性半導體存儲裝置10的情況相同即 可。此外，如上所述各層疊單位的下層配線和上層配線交叉配置，在 交叉區域形成電阻變化層。此外，如圖15所示，作為第二層疊單位的 上層配線162并且是第三層疊單位的下層配線162的配線，通過埋入 導體42、 44和連接電極43被連接至連接配線41，與未圖示的半導體 電路連接。此外，作為第二層疊單位的下層配線161并且是第一層疊 單位的上層配線161的配線，在未圖示的區域與半導體電路連接。同 樣，第一層疊單位的下層配線121也在未圖示的區域與半導體電路連 接。
根據以上的制造工序，能夠制造本實施方式的非易失性半導體存儲裝置55。此外，在本實施方式中，關于N二3的三層結構進行了說明， 但是關于N的值沒有特定限制，在半導體工藝中能夠允許的范圍內也 可以為十層或者二十層。關于該層疊數，比較配線間距和光刻的聚焦 界限等與工藝成本從而設定最合適的層疊數。
圖16是表示本實施方式的變形例的非易失性半導體存儲裝置的結 構的示意性截面圖，(a)是下層配線和上層配線由層疊導電性氫阻擋 層和比電阻比該導電性氫阻擋層小的導電體層的結構構成的非易失性 半導體存儲裝置60的截面圖，(b)是進一步使上層配線的一部分被埋 入接觸孔并且整體被埋入在形成于層間絕緣膜中的溝中而形成的非易 失性半導體存儲裝置70的截面圖，(c)是在接觸孔的內壁形成有由具 有氫阻擋性的絕緣性氫阻擋材料構成的側壁的非易失性半導體存儲裝 置80的截面圖。
圖16 (a)所示的非易失性半導體存儲裝置60，以第一實施方式 的變形例的非易失性半導體存儲裝置25的結構為基礎。該非易失性半 導體存儲裝置60，關于第一層的結構與第一實施方式的變形例的非易 失性半導體存儲裝置25基本相同。但是不同之處在于為了將第二層 的上層配線202與半導體基板11上的連接配線41連接，在接觸孔形 成埋入導體42，在該埋入導體42上形成連接電極43。此外，在該第 一層疊單位上，能夠設置與第一層疊單位相同結構的第二層疊單位和 第三層疊單位。
第一層疊單位的上層配線201和第二層疊單位的下層配線能夠共 用。因此，以下在關于第一層疊單位說明的情況下，稱為上層配線201， 在關于第二層疊單位說明的情況下，稱為下層配線201。此外，第一層 疊單位的下層配線171和上層配線201相互交叉形成，在其交叉區域 形成有接觸孔，由電阻變化層151和夾持電阻變化層151的下層配線 171和上層配線201構成存儲部。此外，下層配線171由導電性氫阻擋 層181和比電阻比其小的導電體層191的雙層結構形成。此外，上層 配線201由在分別與電阻變化層151、 152接觸的面一側形成導電性氫 阻擋層211、 213，并以被上述兩層夾持的方式形成導電體層212的三 層結構構成。
第二層疊單位的上層配線202和第三層疊單位的下層配線能夠共用。因此，以下在關于第二層疊單位進行說明的情況下，稱為上層配
線202，關于第三層疊單位進行說明的情況下，稱為下層配線202。此 外，第二層疊單位的下層配線201和上層配線202相互交叉形成，在 其交叉區域形成有接觸孔，由電阻變化層152和夾持該電阻變化層152 的下層配線201和上層配線202構成存儲部。此外，上層配線202與 下層配線201相同，由在分別與電阻變化層152、 153接觸的面一側形 成導電性氫阻擋層221、 223，并以被上述兩層夾持的方式形成導電體 層222的三層結構構成。
另一方面，由于不存在第四層疊單位，第三層疊單位的上層配線 203不能共用。第三層疊單位的下層配線202和上層配線203相互交叉 形成，在其交叉區域形成有接觸孔，由電阻變化層153和夾持該電阻 變化層153的下層配線202和上層配線203構成存儲部。上層配線203 由導電性氫阻擋層231和比電阻比其小的導電體層232的雙層結構形 成。
此外，在第二層疊單位和第三層疊單位，形成有層間絕緣膜132、 133。并且，在第二層疊單位，為了使該層疊單位的上層配線202與半 導體基板11上的連接配線41連接，在接觸孔形成埋入導體44并與連 接電極43連接。此外，連接配線41用與第一層疊單位的下層配線171 相同的材料形成，連接電極43用與第一層疊單位的上層配線201相同 的材料形成，但是不一定必須使用相同的材料。
根據上述結構，能夠獲得三次元層疊構成大容量的存儲部，并且 在形成層疊單位的工序和之后的層間絕緣膜或鈍化膜等的形成工序 中，即使產生氫氣也能夠大幅度抑制特性變動的交叉點型非易失性半 導體存儲裝置60。
圖16 (b)所示的非易失性半導體存儲裝置70，以第二實施方式 的非易失性半導體存儲裝置30的結構為基礎。該非易失性半導體存儲 裝置70，關于第一層的結構與第二實施方式的變形例的非易失性半導 體存儲裝置30基本相同。并且，在該第一層疊單位，能夠以與第一層 疊單位相同的結構設置第二層疊單位和第三層疊單位。
第一層疊單位的上層配線201和第二層疊單位的下層配線能夠共 用。因此，以下在關于第一層疊單位進行說明的情況下，稱為上層配線201，在關于第二層疊單位進行說明的情況下，稱為下層配線201。 此外，第一層疊單位的下層配線171和上層配線201相互交叉形成， 在其交叉區域形成有接觸孔，由電阻變化層151和夾持電阻變化層151 的下層配線171與上層配線201構成存儲部。
下層配線171由導電性氫阻擋層181和比電阻比其小的導電體層 191的雙層結構構成。此外，上層配線201由在分別與電阻變化層151、 152接觸的面一側形成導電性氫阻擋層211、 213，以被上述兩層夾持 的方式形成導電體層212的三層結構構成。此外，上層配線201的一 部分被埋入接觸孔，并且其整體被埋入形成于層間絕緣膜131中的溝 中而形成。
第二層疊單位的上層配線202和第三層疊單位的下層配線能夠共 用。因此，以下關于第二層疊單位進行說明的情況下，稱為上層配線 202，關于第三層疊單位進行說明的情況下，稱為下層配線202。此外， 第二層疊單位的下層配線201和上層配線202相互交叉形成，在其交 叉區域形成有接觸孔，由電阻變化層152和夾持該電阻變化層152的 下層配線201與上層配線202構成存儲部。并且，上層配線202與下 層配線201相同，由在分別與電阻變化層152、 153接觸的面一側形成 導電性氫阻擋層221、 223，以被上述兩層夾持的方式形成導電體層222 的三層結構構成。進一步，上層配線202的一部分被埋入接觸孔，并 且其整體被埋入形成于層間絕緣膜132中的溝中而形成。
另一方面，由于第四層疊單位不存在，第三層疊單位的上層配線 204不能共用。但是，第三層疊單位的下層配線202和上層配線204 相互交叉形成，在其交叉區域形成有接觸孔，由電阻變化層153和夾 持該電阻變化層153的下層配線202和上層配線204構成存儲部。并 且，上層配線204由導電性氫阻擋層231、 233和比電阻比其小的導電 體層232的三層結構構成。并且，該上層配線204的一部分被埋入接 觸孔，并且其整體被埋入形成于層間絕緣膜133中的溝中。
此外，在第二層疊單位和第三層疊單位，形成有層間絕緣膜132、 133。此外，在上述層間絕緣膜132、 133，為了使第二層疊單位的上層 配線202與半導體基板11上的連接配線411連接，設置接觸孔，在該 接觸孔中形成埋入導體45并直接與連接配線41連接。根據上述結構，能夠獲得三次元層疊構成大容量的存儲部，并且 在形成層疊單位的工序和之后的層間絕緣膜或鈍化膜等形成工序中， 即使產生氫氣也能夠大幅度抑制特性變動的交叉點型非易失性半導體 存儲裝置70。
圖16 (c)所示的非易失性半導體存儲裝置80以第三實施方式的 非易失性半導體存儲裝置50的結構為基礎。該非易失性半導體存儲裝 置80，關于第一層的結構與第六實施方式的非易失性半導體存儲裝置 50基本相同。但是其不同之處在于為了使第二層的上層配線202與 半導體基板11上的連接配線41連接，在接觸孔形成埋入導體42，在 該埋入導體42上形成有連接電極43。此外，在該第一層疊單位上，能 夠設置與第一層疊單位相同結構的第二層疊單位和第三層疊單位。
第一層疊單位的上層配線201和第二層疊單位的下層配線能夠共 用。因此，以下在關于第一層疊單位進行說明的情況下，稱為上層配 線201，關于第二層疊單位進行說明的情況下，稱為下層配線201。此 外，第一層疊單位的下層配線171和上層配線201相互交叉形成，在 其交叉區域形成有接觸孔，由電阻變化層151和夾持電阻變化層151 的下層配線171與上層配線201構成存儲部。此外，下層配線171由 導電性氫阻擋層181和比電阻比其小的導電體層191的雙層結構構成。 此外，上層配線201由在分別與電阻變化層151、 152接觸的面一側形 成導電性氫阻擋層2U、 213，以被上述兩層夾持的方式形成導電體層 212的三層結構構成。
第二層疊單位的上層配線202和第三層疊單位的下層配線能夠共 用。因此，以下在關于第二層疊單位進行說明的情況下，稱為上層配 線202，關于第三層疊單位進行說明的情況下，稱為下層配線202。此 外，第二層疊單位的下層配線201和上層配線202相互交叉形成，在 其交叉區域形成有接觸孔，由電阻變化層152和夾持該電阻變化層152 的下層配線201與上層配線202構成存儲部。并且，上層配線202與 下層配線201相同，由在分別與電阻變化層152、 153接觸的面一側形 成導電性氫阻擋層221、 223，以被上述兩層夾持的方式形成導電體層 222的三層結構構成。
另一方面，由于第四層疊單位不存在，第三層疊單位的上層配線
31203不能共用。但是，第三層疊單位的下層配線202和上層配線203 相互交叉形成，在其交叉區域形成有接觸孔，由電阻變化層153和夾 持該電阻變化層153的下層配線202與上層配線203構成存儲部。上 層配線203由導電性氫阻擋層231和比電阻比其小的導電體層232的 雙層結構構成。
此外，在第二層疊單位和第三層疊單位，形成有層間絕緣膜132、 133。并且，在第二層疊單位，為了使該層疊單位的上層配線202與半 導體基板11上的連接配線41連接，在接觸孔形成埋入導體44并與連 接電極43連接。此外，連接配線41用與第一層疊單位的下層配線171 相同的材料形成，連接電極43用與第一層疊單位的上層配線201相同 的材料形成，但不一定必須使用相同材料。此外，在各個接觸孔的內 壁面，形成有由絕緣性氫阻擋材料構成的側壁23。
由上述結構構成的非易失性半導體存儲裝置60、 70、 80，三次元 層疊構成大容量的存儲部，并且在形成層疊單位的工序和之后的層間 絕緣膜或鈍化膜等的形成工序中，即使產生氫氣也能夠大幅度抑制特 性變動。
此外，在圖16中，對于N-3的情況進行了說明，本發明不限于此， 也可以使N-2或4以上。并且，在本實施方式的非易失性半導體存儲 裝置55和變形例的非易失性半導體存儲裝置60、 70、 80中，第一實 施方式所說明的層間絕緣膜131、 132、 133也可以分別由絕緣性的氫 阻擋材料形成。或者，僅對于第一層疊單位的層間絕緣膜B1，或者僅 對于第一層疊單位的層間絕緣膜131和第二層疊單位的層間絕緣膜 132，使用絕緣性的氫阻擋材料形成。
由上述說明，對于本行業的從業者，本發明的眾多其他改良和其 他實施方式是明顯的。因此，上述說明應僅作為示例解釋，目的在于 向從業者展示實行本發明的最優的方式。在不脫離本發明的主旨的基 礎上，能夠實際變更其結構和/或功能的具體內容。
本發明的非易失性半導體存儲裝置，由于能夠實現高速化和高集 成化，例如作為用于個人計算機或攜帶電話等的電子機器的非易失性 半導體存儲裝置等十分有效。
本發明的非易失性半導體存儲裝置的制造方法，由于能夠實現高速化和高集成化，例如作為用于個人計算機或攜帶電話等電子機器的 非易失性半導體存儲裝置的制造方法十分有效。
3權利要求
1.一種非易失性半導體存儲裝置，其特征在于，包括半導體基板；在所述半導體基板上形成的下層配線；在所述下層配線的上方以與該下層配線交叉的方式形成的上層配線；在所述下層配線和所述上層配線之間設置的層間絕緣膜；被埋入形成于所述層間絕緣膜的接觸孔中，與所述下層配線和所述上層配線電連接的電阻變化層；所述上層配線具備至少兩層由具有氫阻擋性的導電性材料構成的最下層、和比該最下層比電阻小的導電體層。
2. —種非易失性半導體存儲裝置，其特征在于，包括半導體基板；和N層層疊單位，所述N層層疊單位具備形成于所述半導體基板上的下層配線；在所述下層配線的上方以與該下層配線交叉的方式形成的上層配線；設置在所述下層配線和所述上層配線之間的層間絕緣膜；以及被埋入形成于所述層間絕緣膜的接觸孔中，并與所述下層配線和所述上層配線電連接的電阻變化層，其中，N為2以上的整數，第(M-l)層的層疊單位的所述上層配線與第M層的層疊單位的所述下層配線共用，其中，M為2以上N以下的整數，各個層疊單位的所述下層配線和所述上層配線相互交叉形成，在其交叉區域形成有所述接觸孔，所述上層配線具備至少兩層由具有氫阻擋性的導電性材料構成的最下層、和比該最下層比電阻小的導電體層。
3. 如權利要求1或者權利要求2所述的非易失性半導體存儲裝置，其特征在于所述最下層覆蓋所述電阻變化元件的上表面的全部，并且跨越其外側形成。
4. 如權利要求3所述的非易失性半導體存儲裝置，其特征在于所述最下層以覆蓋所述導電體層的側壁面的方式形成。
5. 如權利要求1或者權利要求2所述的非易失性半導體存儲裝置，其特征在于所述最下層包括Ti-Al-N、 Ti-N、 Ta-N、 Ta-Al-N、 Ta-Si-N中的至少一種。
6. 如權利要求1或者權利要求2所述的非易失性半導體存儲裝置，其特征在于所述層間絕緣膜由具有氫阻擋性的絕緣性材料構成。
7. 如權利要求6所述的非易失性半導體存儲裝置，其特征在于所述具有氫阻擋性的絕緣性材料，包括氮化硅和氧化氮化硅的任意一種。
8. 如權利要求1或者權利要求2所述的非易失性半導體存儲裝置，其特征在于在所述接觸孔的內壁面，形成有由具有氫阻擋性的絕緣性材料構成的側壁，所述電阻變化層被埋入由所述側壁形成的所述接觸孔的內部區域。
9. 如權利要求8所述的非易失性半導體存儲裝置，其特征在于所述側壁由包括氮化硅和氧化氮化硅的任意一種的絕緣性材料構成。
10. 如權利要求1或者權利要求2所述的非易失性半導體存儲裝置，其特征在于所述電阻變化層由過渡金屬氧化物材料構成。
11. 一種非易失性半導體存儲裝置的制造方法，其特征在于，包括:在半導體基板上形成下層配線的下層配線形成工序； 在形成有所述下層配線的所述半導體基板上形成層間絕緣膜的層間絕緣膜形成工序；在所述下層配線上，在所述層間絕緣膜的規定的位置形成接觸孔 的接觸孔形成工序；在所述接觸孔中埋入形成與所述下層配線連接的電阻變化層的電 阻變化層形成工序；和在所述層間絕緣膜上以與所述電阻變化層連接，并且與所述下層 配線交叉的方式，形成上層配線的上層配線形成工序，所述上層配線 具備至少兩層由具有氫阻擋性的導電性材料構成的最下層、和比該 最下層比電阻小的導電體層。
12. 如權利要求11所述的非易失性半導體存儲裝置的制造方法， 其特征在于在所述上層配線形成工序后，進一步重復從所述層間絕緣膜形成 工序至所述上層配線形成工序，在厚度方向上多層層疊由所述下層配 線、所述電阻變化層和所述上層配線構成的存儲部。
13. 如權利要求11所述的非易失性半導體存儲裝置的制造方法，其特征在于在所述接觸孔形成工序后，進一步在所述接觸孔的內壁面形成由 具有氫阻擋性的絕緣性氫阻擋材料構成的側壁，之后實行所述電阻變 化層形成工序，在由所述側壁形成的所述接觸孔的內部區域中形成所 述電阻變化層。
全文摘要
本發明提供一種非易失性半導體存儲裝置及其制造方法。非易失性存儲裝置(25)包括半導體基板(11)；在半導體基板(11)上形成的下層配線(12)；在下層配線(12)的上方以與該下層配線(12)交叉的方式形成的上層配線(20)；在下層配線(12)和上層配線(20)之間設置的層間絕緣膜(13)；和被埋入形成于層間絕緣膜(13)的接觸孔(14)中，與下層配線(12)和上層配線(20)電連接的電阻變化層(15)；上層配線(20)具備至少兩層由具有氫阻擋性的導電性材料構成的最下層(21)、和比該最下層比電阻小的導電體層(22)。
文檔編號H01L27/10GK101496173SQ20078002845
公開日2009年7月29日 申請日期2007年7月18日 優先權日2006年7月27日
發明者三河巧, 高木剛 申請人:松下電器產業株式會社