動態存儲器單元結構的制作方法

專利名稱：：動態存儲器單元結構的制作方法
技術領域：
：本發明涉及電子電路，更特別地，涉及動態存儲器單元。
背景技術：
：圖1A-1E分別顯示常規1T1C、3T、1T1D、2T1D和3T1D存儲器單元的晶體管電路示意圖。對于1T1C、3T、1T1D、2T1D和3T1D存儲器單元的詳細描述，例如，參見1968年6月4日出版的、標題為"Field-effectTransistorDRAM，，的美國專利號3387286;Karp等人的"A4096-bitDynamicMOSRAM",ISSCCDigestTechnicalPapers,pp10-11,Feb.1972;2003年12月11日提交的標題為"GatedDiodeMemoryCells，，的美國專利申請號10/735061;以及2006年4月11日出版的、標題為"3T1DMemoryCellsUsingGatedDiodesandMethodsofUseThereof，美國專利號7027326。動態存儲器單元的電容存儲器件可以是電容器104(通常是平面電容器或溝電容器(trenchcapacitor))、選通二極管(gateddiode)118、165、185、194、199或晶體管132、152的柵極電容器。存儲器單元110、115、120、140、160、180、l卯、195(被總稱為存儲器單元100)中的晶體管102、116、122、127、132、142、147、152、162、167、172、182、184、187、191、192、196、197的才冊才及堆103、117、123、128、133、143、148、153、163、168、173、181、183、188、193、198通常包括多晶硅柵極電極和通常為二氧化硅(Si02)的柵極絕緣材料，其在硅基底上形成柵極堆。這些常規的基于硅的動態存儲器單元(利用多晶硅柵極電極和二氧化硅柵極絕緣)要求特定的柵極氧化物厚度(通常20nm(20人)或以上)來將電荷保持在閾值電平(讀取操作所需)之上，以便維持足夠的保持時間(如，在lOps-lOms的范圍內)；否則電荷將快速漏過晶體管的柵極和結(junction),并且毀壞所存儲的數據。該漏電是通過晶體管的源極-漏極溝道的次閾值(sub-threshold)漏電之外的漏電，其理論上由晶體管的閾值電壓和溫度確定。在具有130nm以上的平版印刷尺寸(lithographicdimension)的常規硅技術中，柵極氧化物厚度通常是至少20人，因此，由于柵極氧化物漏電在動態存儲器單元中令人滿意地低，因此保持時間不是問題。此外，作為邏輯晶體管，在動態存儲器單元中使用的晶體管具有相同的柵極氧化物厚度以及溝道長度。平版印刷被定標在130nm以下，然而，例如，邏輯晶體管類型的柵極氧化物被變薄到20人以下來或多或少保持溝道長度和柵極氧化物厚度的比值恒定，以維持合理的短溝道效應，從而符合硅技術的典型定標規則。作為為動態存儲器單元將柵極氧化物厚度維持在20人或以上的要求的結果，如果動態存儲器單元晶體管的溝道長度和寬度被減少，則不能控制短溝道效應。因此，隨著平版印刷尺寸的縮短，動態存儲器單元中的晶體管的大小不能與其它晶體管類型一起定標，從而導致與其它晶體管相比，動態存儲器單元的較大的晶體管面積(即，存儲器單元面積對邏輯面積的比值增加)。最好改善現有技術方法的限制。
發明內容一般來說，公開了包括電容存儲器件和寫存取晶體管的動態隨機存取存儲器單元。寫存取晶體管可操作地耦合到電容存儲器件并具有高K絕緣體(還被稱為高K柵極絕緣體)和耦合到高K絕緣體的金屬柵極電板的柵極堆，其中高K絕緣體具有大于二氧化硅的介電常數的介電常數。還公開了存儲器陣列，包括多個位線結構，每個位線結構包括至少一個位線；多個字線結構，每個字線結構包括至少一個字線，并且其中字線結構與位線結構在多個點相交；和一個或多個動態隨機存取存儲器單元。一個或多個動態隨機存取存儲器單元中的每一個包括電容存儲指針；和寫存取晶體管，其中寫存取晶體管操作地耦合到電容存儲器件，并且其中寫存取晶體管具有包括高K絕緣體的柵極堆，其中高K絕緣體具有大于二氧化硅的介電常數的介電常數。還公開了采用這樣的存儲器陣列的計算設備。在一個示例性實施例中，存儲器的一部分被嵌入到處理器中，而在另一示例性實施例中，存儲器的一部分被配置為高速緩存。在示例性實施例中，金屬柵極電極基本上展示出1/4禁帶功函數(gapworkfUnction)或基本上展示出帶邊功函數(bandedgeworkfunction)。可以可選地配置動態隨機存取存儲器單元的寫存取晶體管的柵極堆，以用于負電壓的施加。在另一示例性實施例中，電容存儲器件包括高K絕緣體。與高K絕緣體的每單位面積的柵極電容相關聯的等效電厚度(ToX)可選地不大于包括多晶硅柵極電極和二氧化硅絕緣體的柵極堆的等效電厚度(Tox);和每單位面積的柵極電容可選地不小于包括多晶硅柵極電極和二氧化硅絕緣體的柵極堆的每單位面積的柵極電容，其中包括高K絕緣體的柵極堆的溝道長度基本上與包括所述多晶硅柵極電極和所述二氧化硅絕緣體的所述柵極堆的溝道長度相同。與高K絕緣體的每單位面積的柵極漏電相關聯的物理絕緣厚度可選地不小于包括多晶硅柵極電極和二氧化硅絕緣體的柵極堆的物理絕緣厚度；和每單位面積的柵極漏電可選地不大于包括多晶硅柵極電極和二氧化硅絕緣體的柵極堆的每單位面積的柵極漏電，包括高K絕緣體的柵極堆的溝道長度基本上與包括所述多晶硅柵極電極和所述二氧化硅絕緣體的所述柵極堆的溝道長度相同。金屬柵極電極可選地向寫存取晶體管提供比用于硅基底摻雜濃度的基本相同水平的多晶硅柵極電極更高的閾值電壓。還可以選擇金屬柵極電極來降低存取晶體管的次閾值漏電并增加動態隨機存取存儲器單元的保持時間。與多晶硅4冊極電極和二氧化珪絕緣體柵極堆相比，可以選擇金屬柵極電極來消除減少柵極堆的等效電厚度(Tox)的多晶硅損耗效應。金屬柵極電極可以可選地提供在大約4.0eV和大約5.2eV之間的功函數。可以基于下列條目中的至少一種選擇寫存取晶體管的閾值電壓次閾值斷路電流(sub-thresholdoffcurrent)、保持時間和寫速度。所公開的動態隨機存取存儲器可以可選地包括讀晶體管，該讀晶體管可選地耦合到電容存儲器件，并且具有包括高K絕緣體的讀晶體管柵極堆，其中高K絕緣體具有比二氧化硅的介電常數更大的介電常數。電容存儲器件可以可選地為選通二極管。公開了用于在動態隨機存取存儲器單元中存儲數據的方法，包括步驟激活寫存取晶體管，其中寫存取晶體管可操作地耦合到電容存儲器件，并且寫存取晶體管具有柵極堆，柵極堆包括高K柵極絕緣體；和經由寫存取晶體管將數據寫入電容存儲器件。最后，公開了用于制造動態隨機存取存儲器單元的方法，包括步驟形成電容存儲器件；形成可操作地耦合到電容存儲器件的寫存取晶體管的源極和漏極；和形成寫存取晶體管的柵極堆，其中形成柵極堆步驟還包括形成高K絕緣體的步驟，其中所述高K絕緣體具有大于二氧化硅的介電常數的介電常數。將參照附圖并僅通過示例的方式描述本發明的實施例，在附圖中圖1A-1E分別顯示常規1T1C、3T、1T1D、2T1D和3T1D動態存儲器單元的晶體管電路示意圖2是采用根據本發明示例性實施例的動態存儲器單元的存儲器陣列的方框圖3A-3E顯示使用具有金屬柵極電極和高K絕緣柵極堆的晶體管的1T1C、3T、1T1D、2T1D和3T1D存儲器單元的晶體管電路示意圖4A顯示在體娃(bulksilicon)和絕緣體上娃(silicononinsulator,SOI)基底中的N型晶體管(NFET)的截面圖4B顯示對于示例性高K晶體管的三個示例性閾值電壓，保持時間對等效氧化物厚度的示例性圖示；圖4C顯示對于具有35nm溝道長度、高K絕緣體和金屬柵極電極的示例性晶體管，斷路電流對接通電流的示例性圖示；圖5A顯示N+多晶硅柵極電極、二氧化硅絕緣柵極堆的帶圖(banddiagram);圖5B顯示包括具有1/4-1/2帶隙(bandgap)的金屬柵極電極的柵極堆以及二氧化硅絕緣體柵極堆的帶圖。圖5C顯示具有1/4-1/2帶隙的金屬柵極電極、高K絕緣體、硅柵極堆的帶圖6A顯示在存儲節點導致單元壓降的各種電流分量；圖6B顯示3T和3T1D存儲器單元的保持時間對Vcmin特性以及頻率對Vcmin特性的示例性圖示；圖7顯示各種漏電流Ioff—wg、Ig一rg和Ig一gd對單元存儲電壓Vc;圖8A和8B是顯示具有不同柵極氧化物厚度的兩個3T1D存儲器單元的示例性漏電流對單元電壓特性和示例性保持時間對單元電壓特性的圖9是用于制造合并了包括高K絕緣體的柵極堆的示例性動態隨機存取存儲器單元的方法的流程圖；機系統1000的方框圖；和圖11是根據本發明的一方面的存儲數據的示例性方法的流程圖。具體實施例方式已經在邏輯電路中的高性能晶體管的柵極堆中利用了金屬柵極電極和高K絕緣體，以改善速度性能，同時在邏輯操作期間保持低的柵極漏電。然而，利用高K絕緣體的晶體管的設計理論上依賴于功率和速度考慮(見，例如，2005年7月12日出版的標題為"HighPerformanceCMOSDeviceStructurewithMid-gapMetalGate，，的美國專利號6916698B2,以及2002年11月5日出版的標題為"DamasceneNiSiMetalGateHigh-KTransistor"的美國專利號6475874B2)。本發明的一個或多個實施例的技術認識到具有可選金屬電極的高K柵極絕緣體和相關聯(可選的)的晶體管優化可以解決由動態存儲器單元的短溝道效應引起的面積定標問題(areascalingproblem)。這樣的棚4及還可以用來降低柵極漏電流和次閾值漏電流，由此改善保持時間和這些存儲器單元的速度。這可以在不提高溝道摻雜和增加閾值電壓可變性的情況下完成。這里描述的是用于利用高K絕緣柵極堆來改善保持時間(減少柵極漏電、結漏電和次閾值漏電)，改善性能并降低動態存儲器單元的單元大小的各種結構和方法。所公開的技術結合用于改變溝道摻雜和/或閾值電壓的可選方法以及可選的金屬柵極電極，導致改善的保持時間、存儲器速度和單元面積中的一種或多種。存儲器單元的所公開的晶體管柵極堆基于高K絕緣材料，具有通常為二氧化硅的介電常數數倍的介電常數。在本發明的一個實施例中，還使用金屬柵極電極。在另一示例性實施例中，存儲器單元中的所有晶體管包括金屬柵極電極、高K絕緣柵極堆。在替代的實施例中，只有具有削弱存儲器單元的性能的漏電的晶體管包括金屬柵極電極、高K絕緣柵極堆。通常，晶體管漏電是數個分量的結果，包括柵極漏電和結漏電。柵極漏電是由通過柵極氧化物(絕緣體)的隧道電流引起的。結漏電由兩個主要分量組成由于由負柵極到源極電壓Vgs產生的、在柵極重疊的硅表面上的高場導致的帶到帶(band-band)隧道電流(也被稱為柵極誘發的漏極漏電(GIDL));以及由于來自漏極結接口附近大溝道雜質摻雜率導致的帶到帶隧道。柵極漏電和GIDL電流隨著柵極絕緣體厚度的增加而指數地降低。應該注意的是次閾值漏電流隨閾值電壓的降低而指數地增加。因為當定標超過130nrn的平版印刷時，由于短溝道效應和微小摻雜物數量波動(atomicdopantnumberfluctuation)而可能很難控制晶體管的閾值電壓并將其保持在特定閾值上，因此這是非常重要的。主要確定單元100的保持時間的寫存取晶體管102、116、122、142、162、182、192、197的閾值電壓的控制可能在許多情況下是非常重要的。通過增加摻雜等級可以將閾值電壓保持為高，但是摻雜等級的增加導致更高的帶到帶隧道結漏電以及更高的摻雜數量波動，這使得甚至更難控制次閾值電流和保持時間。在柵極堆中利用的高K絕緣體使能在存儲器單元中保持柵極漏電低的、物理上更厚柵極絕緣體，同時保持等于或低于常規多晶硅柵極電極、二氧化硅柵極堆的等效電厚度的等效電厚度(Tox)。更薄的(即，更小)Tox改善短溝道效應。結果，即使利用物理上更厚的柵極，也可以實現定標到更短的溝道長度和寬度。這些存儲器單元的晶體管溝道長度和寬度可以與平版印刷一起^皮定標到65nm或更多。由于更薄的等效Tox和更高的驅動電流，因此高K柵極堆連同用于(3T、2T1D和3T1D單元)的讀路徑晶體管的合適閾值電壓設計可以提供更高的存儲器單元性能。在一個示例性實施例中，通過寫和讀晶體管的閾值電壓的合適分配(使用不同等級的硅摻雜濃度)，可以進一步改善驅動電流、待命電流(standbycurrent),漏電流、保持時間和存儲器單元的性能。關于圖3A-3E在下面提供額外的論述。在本發明的另一示例性實施例中，在柵極堆中利用金屬柵極電極來提供比用于相同等級的硅摻雜濃度的多晶硅柵極電極更高的閾值電壓(0.25-0.5V以上)，因此，降低次閾值漏電并增加保持時間，例如，多個數量級。實現較高閾值電壓而不增加摻雜濃度降低摻雜物數量波動，并且降低帶到帶結漏電。其潛在地消除用于寫存取晶體管102、116、122、142、162、182、192、197的負字線偏壓的需求。金屬柵極電極的功函數(workfunction)，即，將電子從費米級提升到真空所需要的能量總量依賴于所選擇的材料。許多金屬材料具有與硅中間禁帶等級(mid-gaplevel)對應的、大約4.5_4.6eV的功函數。這樣的材料也被稱為1/2禁帶金屬，如具有4.6eV的鎢。由于功函數基本上偏離硅傳導帶1/4硅能量禁帶，因此已經識別了具有接近于4.2-4.3eV的、被稱為1/4禁帶金屬的功函數的材料(如，具有4.28eV的鋁(Al)、具有4.25eV的鉭(Ta))來用在柵極堆中。(對于具有不同功函數的詳細描述，參見，例如，Yeo等人的"Metal-dielectricBandAlignmentanditsImplicationforMetalGateComplementaryMetal-oxide-semiconductorTechnology",JournalofAppliedPhysics,Vol92，No.12,2002)。與用于N型晶體管的常規n+多晶硅(大約4.02功函數)柵極以及用于？型晶體管的常規？+多晶硅(大約5.17eV功函數)相比，具有相同溝道摻雜設計的1/4禁帶和1/2禁帶金屬柵極電極可以分別提供大約0.25V和大約0.5V更高的閾值電壓。因此，金屬柵極電極可以減少寫存儲器單元100的存取晶體管102、116、122、142、162、182、192、197的次閾值漏電流，并且提供更長的保持時間，而無需采取增加溝道摻雜濃度的手段。如較早記錄的那樣，增加摻雜濃度具有由于摻雜物數量波動導致的增加的閾值電壓變化以及增加的帶到帶結漏電的不利效果。圖2顯示通過在二維陣列中放置單元形成的多個選通二極管存儲器單元210-11到210-NM，其中寫字線(耦合到驅動器220-1A到220-NA)和讀字線(耦合到驅動器220-1B到220-NB)在一個方向上平行(如，水平地)延伸(running)，而寫位線230-1到230—M、讀位線240—1到240-M以及地(GND)線250-1到250-M/2正交地(如，垂直地)延伸。位線和字線的相交點限定存儲器單元或數據存儲的位的位置。此外，使用寫位線驅動器250-1到250-M和讀位線感測放大器260-1到260-M。應該注意的是，由于在讀取操作中讀位線240-1到240-M通常被預充電，因此在圖中"BLPC"表示位線預充電，并且"SA"表示用于在讀取操作期間檢測讀位線(BLr)上的信號的"感測放大器"。正如在這里(包括權利要求)使用的那樣，"位線結構"和"字線結構"意欲分別包括與單元的行或列相關聯的一個或多個位線或字線，如成對的讀和寫字線形成字線結構。圖3A-3E顯示使用合并了本發明示例性實施例的一個或多個特征的晶體管302、312、314、322、324、332、334、336、342、344、346、352、354、356、362、364、366、372(被總稱為晶體管300)的1T1C305、3T330、340、1T1D370、2T1D310、320和3T1D350、360存儲器單元的示例性實施例的電路示意圖。每個示例性實施例1T1C305、3T330、340、1T1D370、2T1D310、320和3T1D350、360包括電容存儲器器件(如電容器304)、讀晶體管314、324、336、346、356、366和選通二極管374、316、326、358、368(被總稱為電容存儲器件CSD)，其可操作地耦合到寫晶體管302、312、322、332、342、352、362、372(被總稱為寫存取晶體管WAT)。("可操作地耦合"被定義為表示部件直接或通過其它元件、器件或部件間接電互連以便提供給定操作(如讀或寫操作)的功能)。通過激活寫存取晶體管WAT，并經由寫采取晶體管WAT將數據寫到電容存儲器件CSD中來將數據存儲在存儲器單元1T1C305、3T330、340、1T1D370、2T1D310、320和3T1D350、360中。每個晶體管300包括金屬柵極電極和高K柵極絕緣體柵極堆。在圖4A中顯示在體硅和絕緣體上硅中的N型晶體管(NFET)的截面圖。每個晶體管300、420、440、460、480包括金屬柵極電極422、442、462、482和高K柵極絕緣體424、444、464、484。將理解，對于圖3A-3E的示意圖和圖4所示的N型晶體管，還可以采用使用具有高K柵極絕緣體柵極堆的P型晶體管(PFET)的互補版本。電容存儲器件還可以選擇地包括高K絕緣體。此外，電容存儲器件可以選擇地為具有可選高K絕緣體柵極堆的選通二極管。高K柵極絕緣體包括在硅中的較高表面電場，并且允許物理上更厚的絕緣體，同時在每單位面積上提供相同或更高的柵極電容以及驅動電流(I一ON)。通過下式《會出該驅動電流I—ON=uCox(W/L)(Vgs畫Vt)2/2=u(K/Tph)(W/L)(Vgs-Vt)2/2，(1)其中u是遷移率，Cox是每單位面積的柵極電容，W和L是柵極寬度和長度，Tph是物理柵極絕緣體厚度，K是介電常數，Vgs是柵極到源極電壓，而Vt是閾值電壓。隨著K增加，可以按比例地增加Tph來提供相同的驅動電流IJ3N。用于二氧化硅的介電常數是K—SiO2二3.9K0(其中KO是自由空間(freespace)的介電常數)。將等效柵極氧化物厚度定義為Tox=Tph*(K—Si02/K)。用于高K晶體管的介電常數通常是Si02的介電常數的數倍，如10K0-20K0。在一個示例性實施例中，可以通過針對具有特定功函數和平帶電壓的給定類型的金屬柵極電極改變硅基底中的溝道摻雜濃度的水平來進一步調節所形成的晶體管的閾值電壓。對于改進的存儲器單元設計，最好使寫存取晶體管WAT具有更高的閾值電壓以便降低次闊值漏電流(用于更高的保持時間)。另一方面，讀晶體管314、324、336、346、356、366具有較低的閾值來增加用于確定存儲器單元的最大頻率的其電流驅動強度(對于給定晶體管大小)是有利的。對于3T和3T1D存儲器單元330、340、350、360，讀選擇晶體管334、344、354、364的閾值電壓應該足夠高以限制待命電流并節省用于那些未被選擇或激活的單元的功率。對于2T1D單元310、320和3T1D單元350、360，柵極二極管闊值電壓可以相對低。具有用于不同閾值電壓分配的不同摻雜濃度等級的金屬柵極晶體管提供關于存儲器電壓的保持時間、性能和功率的設計增強。總之，高K絕緣體使能物理上更厚的柵極絕緣體，以便降低柵極漏電，同時保持等效Tox相同或更薄。圖4B顯示對于示例性高K晶體管的三個示例性閾值電壓，保持時間對等效氧化物厚度的示例性圖示。例如，高K絕緣體提供用于定標等效氧化物厚度，同時保持時間要求的解決方案。(注意，通過示例而非限制性的，假設高K絕緣體具有二氧化硅的介電常數的二倍的介電常數，或者是用于相同電厚度的二倍物理厚度)。更薄的Tox使能更短的溝道長度(下至35nm及以下)。與更薄的Tox組合的更短的溝道長度提供用于相同柵極過驅動(Vgs-Vt)的更高驅動電流。圖4C顯示對于具有35nm溝道長度、高K絕緣體和金屬柵極電極的示例性晶體管，斷路電流對接通電流的示例性圖示。更高的驅動電流(I—ON)改善讀速度和時鐘頻率，并且在動態存儲器單元中改善保持時間和頻率的折衷。在一個示例性實施例中，可以針對要求低次閾值漏電、高保持時間(如，寫晶體管)和低待命功率的晶體管，通過利用高閾值電壓金屬柵極電極、高K絕緣體晶體管來設計性能更高的存儲器單元；并且針對要求更高接通電流(如，讀晶體管)設計具有減少的摻雜濃度的、低閾值電壓金屬柵極電極、高K絕緣體晶體管。具有高K絕緣體的1/4-1/2禁帶金屬柵極晶體管當與多晶硅柵極電極一起使用高k絕緣體時，在反向溝道中的電子遷移率比常規多晶硅柵極電極、二氧化硅柵極堆降低。已經顯示了使用金屬柵極代替多晶硅柵極來利用高K柵極絕緣體將電子遷移率恢復到與多晶硅柵極電極、二氧化硅堆相同的水平(例如，參見Ku等人的"LowTinv(Sl.8nm)Metal-GatedMOSFETsonSi(D2BasedGateDielectricsforHighPerformanceLogicApplications",2003InternationalSymposiumonSolidStateDeviceandMaterial(SSDM)，Sept.2003)。此外，由于消除了多晶珪損耗效應，因此金屬柵極電極提供更薄的有效柵極絕緣體。因此，高K絕緣體、金屬柵極電極柵極堆還可以提供比常規多晶硅/二氧化硅柵極堆更高的性能提升。圖5A顯示N+多晶硅柵極電極、二氧化硅絕緣體柵極堆的帶圖。圖5B顯示包括具有1/4-1/2帶隙(bandgap)的金屬柵極電極以及二氧化硅絕緣體柵極堆的柵極堆的帶圖。圖5C顯示具有1/4-1/2帶隙的金屬柵極電極、高K絕緣體柵極堆的帶圖，所述柵極堆具有更大的物理柵極厚度以減少柵極漏電，而且具有用于更大的柵極電容CoX的更小等效ToX(比多晶硅柵極電極、二氧化硅柵極堆相比)以減小短溝道效應并改善接通電流。包括金屬柵極的晶體管通常具有基本上高于N+多晶硅柵極電極的柵極功函數1/4到1/2帶隙的柵極功函數。結果，基本上1/4到1/2帶隙金屬柵極電極具有平帶電壓(Vfb—ms),所述平帶電壓具有比多晶體柵極電極柵極堆的平帶電壓(Vfb_ps)小(在大約0.25V-0.5V之間)的量值(對于N型晶體管Vfb_ms<0)。平帶電壓(flatbandvoltage)可以被表示為|Vfb—ms|=|Vfb_ps|-delta②其中delta=0.25V-0.5V。由下式給出閾值電壓(Vt)Vt=Vfb+2vb+sqrt(2K_siqNa(Vbs+2v)/b))/Cox(3)其中Vfb是平帶電壓，vi/b是帶圖中與內能級(Ei)和費米級(Ef)之間的差值對應的電勢差(見圖5A-5C),K—Si是硅的介電常數，Vbs是基底偏壓，而Cox是等效柵極氧化物電容。因此，對于相同的摻雜量Na，金屬柵極電極晶體管的閾值電壓(Vt_ms)比多晶硅柵極電極晶體管的閾值電壓(Vt_ps)高大約delta(0.25-0.5V)。因此，可以實現更高的Vt，而無需采取增加摻雜的手段。還可以考慮由基本上帶邊金屬(其中功函數接近于傳導帶)組成的金屬柵極電極。在這種情況下，閾值電壓的增加會較小。形成金屬柵極電極的金屬類型的選擇依賴于制造過程和產量，并且晶體管的結果閾值電壓對存儲器單元保持時間(其中Vt應該更高)、讀和寫速度(其中Vt應該更低)和所考慮的存儲器單元類型(1T1C、3T、1T1D、2T1D、3T1D)有直接影響。動態存儲器單元中的漏電機制圖6A顯示在存儲節點導致單元壓降，由此縮短保持時間的各種電流分量。對于寫存取晶體管WAT，Ioff—wg601是次閾值漏電流，Igd一wg602是柵極到漏極漏電流，而Idb—wg603是漏極到主體漏電流。對于類似水平的硅摻雜，由基本上1/4到1/2帶隙金屬柵極電極提供的更高的閾值電壓(如，0.25V-0.5V以上)顯著降低Ioff—wg601(如，數個數量級)。例如，對于Vt每增加0.1V次閾值漏電流就10倍減少的次閾值斜率，Ioff—wg601將減少大約300-100000倍。對于類似的等效Tox,高K絕緣體物理上比二氧化硅絕緣體更厚，這減少通過寫存取晶體管WAT(在圖1A-1E、3A-3E、4C和6A中也被標記為wg)中的柵極絕緣體的隧道漏電流，即，Igd一wg602。對于具有分離的讀電路(對于2T1D包括晶體管656,而對于3T和3T1D包括晶體管654和656)的3T、2T1D、3T1D存儲器單元330、340、350、360，存在額外的漏電流(如圖所示)。對于選通二極管(gd)658(對于存儲器單元1T1D、2T1D和3T1D)，Igs—gd604是柵極到源極漏電流，而Ig—gd605是到主體的柵極漏電流(對于SOI)或到硅基底的柵極漏電流(對于體硅(bulk))。對于讀晶體管(rg)656，Igs_rg606是柵極到源極漏電流，Igd—rg607是柵極到漏極漏電流，并且Ig—rg608是柵極漏電流。高K絕緣體物理上比用于類似等效Tox的二氧化硅絕緣體更厚，這減少通過選通二極管658中的柵極絕緣體的隧道漏電流，即Igs—gd604、Ig—gd605，以及通過讀晶體管656中的柵極絕緣體的隧道漏電流，即Igs—rg606、Igd—rg607和Ig—rg608。Ion—rg609是通過讀晶體管(rg)656以用于讀取操作的有效接通電流，其在讀選擇晶體管(rs)654接通時放電讀位線BLr。當在特定行地址的單元未有效，并且讀位線(BLr)仍然激活(在高電平)時，Ioff_rg(未示出)是通過讀晶體管656的次閾值漏電流，并且占用(accountfor)存儲器單元3T(330、340)、2T1D(310、320)、3T1D(350、360)的待命功率。由于讀晶體管656可以被分配用于增加讀取速度的低Vt,因此可以通過向讀選擇晶體管654分配高Vt限制Ioff—rg。保持時間在經由寫存取晶體管652寫單元600，并且寫存取晶體管652被截止之后，電荷開始漏出，減少單元中的存儲電壓(Vc)。為了滿足保持時間要求，通過寫存取晶體管652的次閾值斷路電流(Ioff—wg601)必須低于特定閾值。由于Vt每增加0.1V次閾值漏電流通常就減少10倍，因此假設寫存取晶體管652具有足夠高的閾值電壓(Vt)和/或柵極負偏壓。此外，柵極絕緣體厚度必須在特定厚度之上，使得通過寫存取晶體管的柵極漏電流Igd_wg602和結漏電流Idb_wg603可以被保持在特定水平之下。在2T1D、3T1D存儲器單元310、320、350、360(圖3D和3E)的情況下，讀器件656和選通二極管658的柵極絕緣體厚度必須足夠厚以將柵極隧道電流Igs一rg606、Igd_rg607、Ig—rg608、Igs—gd604和Ig—gd605保持為低。類似地，對于3T存儲器單元330、340(圖3B),雖然不存在選通二極管和電流Igs—gd和Ig—gd，讀器件656的柵極絕緣體厚度必須足夠厚以將柵極隧道電流Igs一rg606、Igd—rg607和Ig—rg608保持為低。由下式給出漏電流之和(I—leak)I一leak=Ioff—wg+Igd—wg+Idb—wg+Ig—rg+Igs—rg+Igd—rg+Ig_gd+Igs—gd(4)其中dQ一leak=I—leakdt=-C—celldVc(5)和dt=-C—celldVc/I—leak(6)從Vcmin到Vcmax積分(從Vcmax到Vcmin衰落)給出保持時間KcmraxCee//7V故油-ow(ycmax,Fcmin)=-=-c/Kc(7)其中C—cell是單元存儲電容，Vc是單元電壓，Vc—max是初始存儲電壓，Vc_min是在給定頻率上操作單元的最小單元電壓(其確定被分配來放電位線以便讀取單元的最大時間)，而Q—leak是從C—cell漏出的電荷。Vcmin特性的示例性圖示。對于給定的單元存儲電容(C—cell),漏電流(給定整個漏電流I—leak)、初始單元電壓(Vc—max),可以通過使用等式(5)-(7)獲得保持時間對Vcmin特性。在圖6B中，基于寫存取晶體管WAT在25C、IV位線電壓(VBLH)的情況下的三個示例性閾值電壓顯示了三個示例性保持時間對Vcmin圖示。如圖6B所示，更高的閾值電壓導致通過寫存取晶體管WAT的更低的次閾值電流以及(因此)更長的保持時間(對于給定Vcmin值)。還如圖6B所示，對于給定存儲器單元和初始存儲的單元電壓，更低的Vcmin導致更長的保持時間，這是因為存在允許電荷漏到該電壓電平的更多時間。由于單元電壓Vc(在3T存儲器單元的情況下)或其升壓(在2T1D、3T1D存儲器單元的情況下)被施加到讀晶體管(rg)的柵極，因此更高的Vcmin值還提供更高的讀頻率，并且更高的Vcmin提供更高的柵極過驅動(Vgs-Vt)以及(因此)通過讀晶體管(rg)和存儲器單元的讀路徑的更高電流。圖7顯示Ioff—wg601、Ig—rg608和Ig—gd605對存儲在單元中的電壓Vc的各種漏電流中的某一些。基本上所有漏電流之和是I一leak(如等式(4)所示)。示例性操作條件是85度C,并且寫晶體管652具有帶有0字線偏壓的0.39V閾值電壓。右側圖740給出當感測;^文大器允許單元電壓下降到與特定讀頻率對應的0.5V的Vcmin時的不同初始存儲電壓Vc的保持時間，其中正如本領域技術人員所理解的那樣讀頻率依賴于特定設計。例如，當在單元中存儲1.0V電平并允許單元電壓閾值為0.5V時，在85度C上保留時間大約是圖8A顯示在85度C上、使用多晶硅柵極電極和厚度為22人的二氧化硅絕緣體、0.3V的Vt以及在寫存取晶體管652上的-0.4V負柵極偏壓的3T1D存儲單元350、360的示例性漏電流對單元電壓特性和示例性保持時間對單元電壓特性。右側圖840給出用于在僅允許100mV單元壓降的特定頻率上操作的感測放大器的、用于不同的初始單元存儲電壓的保持時間。例如，當在單元中存儲0.6V電平時，對于降低到0.5V的允許Vc所測量的保持時間大約是圖8B顯示在85度C上、使用多晶硅柵極電極和厚度為13.5人的二氧化硅絕緣體、0.3V的Vt以及在寫存取晶體管652上無負柵極偏壓(0V)的3T1D存儲單元350、360的示例性漏電流對單元電壓特性和示例性保持時間對單元電壓特性。右側圖880給出當感測放大器在特定頻率上操作并僅允許100mV單元壓降時，不同的初始單元存儲電壓的保持時間。例如，當向單元存儲0.6V電平時，在降低到0.5V的允許的Vc上測量的保持時間大約僅是O.lps(比圖8A的400(is低3+個數量級)。這顯示柵極絕緣體厚度和次閾值漏電流對保持時間的顯著影響。當柵極絕緣體厚度從22人(圖8A)減少到13.5人(圖8B)時，在0.6Vc，讀晶體管656的Ig—rg柵極漏電流608從2.5xl(T"A增加到1x1(T'0a(3+個數量級)，并且選通二極管(gd)658的Ig—gd柵極漏電流605從2.5x1(T"A增加到1x10—9A(3+個數量級)。在寫存取晶體管652上沒有負柵極偏壓(OVVgs代替-0.4V)的情況下，次闊值漏電流從2xl(T13A增加到8xl(T10A(3+個數量級)。從圖8A和8B所示的兩個操作條件顯示出，為了滿足特定保留時間要求，各種柵極漏電、結漏電和次閾值漏電必須足夠低，柵極絕緣厚度必須在特定值之上，并且如果閾值電壓不夠大，則必須在寫存取晶體管652的柵極上存在足夠的負柵極偏壓。柵極漏電說明性地，發現在典型技術中的每單位面積的柵極到溝道漏電流適合以下經驗。<formula>formulaseeoriginaldocumentpage18</formula>其中Toxgl是用于柵極漏電計算的柵極絕緣體厚度，而Vgs是柵極到源極電壓。柵極到溝道漏電流對柵極絕緣體厚度敏感，并且其隨厚度減少指數地增加。如果Toxgl低于特定值(如，18人)，則通過絕緣體到溝道的柵極隧道漏電流將增加到其中存儲在存儲單元(節點Vc)中的電荷將在非常短的時間段內通過連接了存儲節點(Vc)的柵極泄漏的水平。基于多晶硅柵極和二氧化硅絕緣體材料柵極堆，由于常規晶體管中的短溝道效應，因此對于具有平版印刷尺寸少于130nm的技術，不可能保持柵極絕緣體厚度大于20人并縮短其柵極尺寸(如低于120nm的溝道長度)。在平版印刷縮短時，這導致單元大小相對于邏輯器件來說越來越大。高K絕緣體和柵極厚度在金屬柵極電極、高K絕緣體存儲器單元中，可以指定絕緣體常數為K*K0,其中KO是自由空間絕緣體常數。通常，對于高K絕緣體，K=15-20，而對于二氧化硅，K—Si02=3.9。對于與二氧化硅相比相同的4冊極尺寸，感應表面電場和反電荷強度(當Vgs>Vt時)被增加K/K_Si02的因數。甚至隨著高K柵極絕緣體的厚度增加，有效柵極絕緣體厚度(Tox—hiK)可以減少，并且電容(Cox—hiK)可以增加，導致更高的感應表面場、每單元溝道寬度的更高的接通電流和更少的短溝道效應。由下式給出高K和二氧化硅之間的柵極絕緣體電容的比值。<formula>formulaseeoriginaldocumentpage18</formula>(9)例如，如果物理厚度Tph—Si02是10人，溝道反向層(channelinversionlayer)總計達4人的等效氧化物厚度，并且多晶硅柵極損耗總計達4人的等效氧化物厚度，則T-Sio2將等于18人。為了與二氧化硅相比使用高K(假設K=15)來獲得50%或更高的Cox<formula>formulaseeoriginaldocumentpage18</formula>其中T—hik46人(10)由于在金屬柵極電極上存在可忽略的損耗深度，并且溝道反向層總計達4*(15/3.9)=15人的等效高K厚度，因此，用于高K(K=15)的物理厚度Tph—hiK是大約3lA。與多晶硅和二氧化硅柵極堆的IO人相比，該較大量的物理厚度實質上減少柵極漏電流，同時減少短溝道效應，保持相同或更高的柵極場和更高的接通電流。有效的ToxhiK等于T-Si02/1.5，其中T-Si02=18A,而Tox_hiK=12^。雖然在整體上，由于大得多的物理厚度，高K絕緣體具有更低的隧道勢壘，但是其具有用于比常規薄二氧化硅柵極大得多的柵極漏電(Toxgl)的等效厚度，因此在柵極隧道電流方面要更低。例如，與用于具有等效厚度18人的二氧化硅和多晶硅柵極堆的10人的Toxgl—Si02相比，用于具有12人-14人的高K級絕緣體和金屬柵極堆的Toxgl—hiK可以是18人-20人。由于具有大得多的物理柵極絕緣體厚度的更高的介電常數，高K柵極堆可以感應更大的表面電場。這使能更高的柵極絕緣體厚度的使用，以降低漏電流，同時保持接通電流更高，并且溝道尺寸可縮放用于進一步的技術收縮。與使用多晶硅和二氧化硅柵極堆的厚氧化物晶體管(如，22人Toxgl)相比，高K絕緣體柵極給出高得多的柵極電容、硅中更高的感應表面電場、更高的接通電流，并且允許用于相同柵極漏電的更短的溝道長度(更小的單元大小)。與使用多晶硅和二氧化硅柵極堆的常規更薄的氧化物晶體管(如，10人Toxgl)相比，高K柵極提供類似或更高的柵極電容(在以上示例中為50%以上)、類似或更高的感應表面場、類似或更高的接通電流和實質上更低的柵極漏電流。在表l中總結了在示例性高K絕緣體、金屬柵極電極存儲器單元和常規多晶硅柵極電極、二氧化硅絕緣體柵極存儲器單元之間的特定設計參數的示例性比較。表1<table>tableseeoriginaldocumentpage19</column></row><table>次閾值斷路電流漏電說明性地，在典型技術中晶體管的每單位寬度的源極到漏極次閾值斷路電流可^皮寫為，尊(7p,腿，^，八丄)=^.io01M(11)丄其中L是溝道長度，T是以K表示的溫度，Vgs是柵極到源極電壓，Vds是漏極到源極電壓，并且Vt是閾值電壓。次閾值斷路電流對于閾值電壓和Vgs是敏感的。在以上示例中在室溫下，以大約每100mV—個十進位的速率，其隨閾值電壓的降低而指數地增加，并且隨Vgs降低而指數地降低。由于高K絕緣體、金屬柵極電極、硅柵極堆中的金屬柵極電極的四分之一到中禁帶功函數提供更高閾值電壓(Vt;通常比多晶硅柵極電極和二氧化硅柵極堆高大約0.25-0.5V),因此對于相同操作寫存取晶體管652電壓和存儲單元電壓，經由寫存取晶體管652的次闊值斷路電流將減少2.5-5個數量級。為了增加多晶硅柵極電極、二氧化硅絕緣體、硅柵極堆中的閾值電壓，由于多晶硅柵極電極不具有與金屬柵極電極一樣大的功函數，因此將需要大量的摻雜。然而，由于大量摻雜對結漏電和摻雜物變化的副作用，可能僅通過增加摻雜濃度不能達到金屬柵極電極柵極堆的閾值電平。關于制造成本方面，如果必須使用不同的金屬來提供合適的功函數和閾值電壓來實現用于互補邏輯的NFET和PFET，則這是不理想的。在示例性存儲器單元實施例1T1C305、3T330、340、1T1D370、2T1D310、320和3T1D350、360(僅由NFET晶體管組成)的情況下，將理解可以采用僅具有PFET晶體管的存儲器單元，并且可以采用單一類型的金屬柵極電極。與基于多晶硅柵極電極和二氧化硅柵極堆的存儲器單元100相比，為寫存取晶體管652提供大約0.2-0.5V的Vt的增加的金屬柵極電極類型將減少斷路電流大約2個數量級。Vt的選擇是在次閾值斷路電流、保持時間和寫速度以及需要有效寫單元的字線升壓電平之間的折衷。太高的Vt將需要字線升壓的高電平，這可能產生關于柵極絕緣體擊穿電壓的問題。關于以上因素，0.25V的Vt是好的折衷。由用在用于3T和3T1D存儲器單元330、340、350、360中的讀選^奪晶體管(rs)334、344、354、364中的金屬柵極電極提供的更高的Vt對于減少存儲器陣列的待命功率也是有好處的。對于未被激活或選擇以進行讀操作的單元，讀選擇晶體管334、344、354、364是斷路的，同時讀位線可能處于高(預充電)電壓。讀選4奪晶體管334、344、354、364的更高的Vt進一步限制通過讀路徑的斷路電流，因此與基于多晶硅柵極電極、二氧化硅柵極堆的存儲器單元相比，基本上減少待命電流。用于3T330、340、2T1D310、320和3T1D350、360存儲器單元的讀晶體管(rg)336、346、356、366要求相對低的Vt來在短時間段內傳送高讀電流來放電位線。與輕微減少的溝道摻雜組合的1/4禁帶金屬柵極電極可以傳送與多晶體柵極器件類似的閾值電壓，并且還保持良好的短溝道控制。相反，1/2禁帶金屬柵極電極晶體管在溝道摻雜的減少方面要求得太多，這將不利地影響短溝道控制并限制最小溝道長度。總得來說，1/4禁帶金屬柵極電極、高k絕緣體柵極堆組合可以提供高保持時間、快讀取速度和小單元面積中的一個或多個。將理解，對于讀晶體管，可以替代地采用包括具有金屬柵極電極或具有與寫晶體管不同的柵極電極的高k絕緣體的柵極堆以達到更低的Vt和更高的讀速度，其中所述金屬柵極電極具有更低功函數。根據本發明一個或多個方面的存儲器單元可以被形成為存儲器單元，其可以被實現為集成電路；因此，這里描述的本發明的一個或多個方面或實施例的技術的至少一部分可以被實現為集成電路。圖9是用于制造合并了包括高k絕緣體的柵極堆的示例性動態隨機存取存儲器單元(如，如這里所述)的方法的流程圖。在步驟910,形成電容存儲器件，在步驟920，形成寫存取晶體管的漏極和源極，而在步驟930，形成柵極堆。將理解，在這里提供教導，可以以任何合適的順序和重疊的任何理形成包括高k絕緣體的電容存儲器件。形成包括高k絕緣體的電容存儲器件的步驟還包括形成具有比二氧化硅的介電常數更高的介電常數的高k絕緣體的步驟。如果電容存儲器器件是具有高k絕緣體柵極堆的選通二極管，制造方法包括形成選通二極管的源極和形成用于選通二極管的柵極堆的步驟，其中形成柵極堆還包括形成具有比二氧化硅的介電常數更高的介電常數的高k絕緣體的步驟。柵極堆可以可選地包括金屬電極，其中形成具有高k絕緣體的柵極堆的步驟還包括形成具有到高k絕緣體的接口的金屬電極的步驟。如上所述，包括存儲器單元的電路可以是用于集成電路芯片的設計的一部分。例如，可以以圖形計算機編程語言創建芯片設計，并且存儲在計算機存儲介質(諸如，盤、磁帶、物理硬盤、光盤存儲器(如，CDROM、DVD)或諸如存儲接入網絡之類的虛擬硬盤驅動器)。如果設計者不制造芯片或用于制造芯片的平版印刷掩模(photolithographicmask)中，設計者可以通過物理手段(如，通過提供存儲設計的存儲介質的副本)或電手段(如，通過因特網)將結果設計直接或間接地傳送給這樣的實體。然后，例如，針對平版印刷掩模的制造，所存儲的設計可以被轉換為諸如圖形設計系統II(GDSII)之類的合適的格式，其通常包括被形成在晶片上的所考慮的芯片設計的多個副本。平版印刷掩模可以被用于限定要被蝕刻或處理的晶片(和/或其上的層)的面積。上述的方法可以用于集成電路芯片的制造。可以由制造商以原晶片形式(也就是，作為具有多個未封裝芯片的單晶片)分發結果產生的集成電路芯片(作為裸芯片)，或以封裝形式分發結果產生的集成電路芯片。在后者的情況下，芯片可以被安裝在單芯片封裝(諸如塑料載體，具有附連到主板或其它更高級載體)或多芯片封裝(具有表面互連或埋入互連的陶資載體)中。在任何情況下，該芯片可以與其它芯片、分離電路元件和/或其它信號處理裝置集成一起來作為(a)中間產品(諸如主板)或(b)終端產品。終端產品可以是包括集成電路芯片的任何產品，其范圍從玩具和其它低端應用到具有顯示器、鍵盤或其它輸入裝置、存儲器和中央處理器的高級計算機產品。本發明的存儲器單元和技術可以用于計算機系統中的獨立存儲器子系統，并且本發明的存儲器單元和技術可以用于嵌入到具有單獨或多核的處理器中的不同級別(高速)緩存。處理器可以是通用目的微處理器、通用目的中央處理器、網絡處理器、圖形處理器等。本發明的存儲器單元和技術還可以用于低功率子系統和/或用在手持計算裝置和諸如蜂窩電話之類的移動裝置中的低功率處理中的嵌入高速緩存存儲器。本發明的一個或多個實施例可以展示高速、低功率和小占用面積(footprint)中的一種或多種，使得它們適用于(如)嵌入到諸如通用目的微處理器芯片、通用目的中央處理器芯片、圖形處理器芯片和網絡處理器之類的高速處理器芯片中的高速緩存。器的計算機系統1000的方框圖。如圖10所示，存儲器1030配置存儲器1020來實現方法、步驟和功能(集合地，顯示為圖10中的進程1080，以及被稱為線程的細分部分)。存儲器1030可以是分布式的或本地的，而處理器1020可以是分布式的或單一的。存儲器1030可以被實現為電、磁或光存儲器或這些或其它類型的存儲器件的任意組合。應該注意是，組成處理器1020的每個分布式處理器通常包括其自身可尋址的存儲器空間。還應該注意的是，一些或所有計算機系統IOOO可以被合并為特定應用或通用用途集成電路。因此，本發明構思一種具有存儲器、輸入輸出裝置(顯示器1040是(包括但不限于鼠標鍵盤等)各種這樣的設備中的代表)以及耦合到存儲器和輸入輸出裝置并操作來處理信息的至少一個處理器。至少一部分信息可以存儲在存儲器中。存儲器可以是根據本發明的一個或多個實施例的動態存儲器陣列。根據本發明的動態存儲器陣列可以是系統1000的存儲器之一。此外，根據本發明的動態存儲器陣列可以嵌入到系統1000的一個或多個存儲器1020中，在系統的存儲器層級中通常用作各種級別的高速緩存存儲器。ROM可以存儲諸如"啟動"之類的永久信息，而隨機存取存儲器(RAM)可以提供來執行應用程序，并且還可以采用盤或其它存儲器。圖11描述用于在動態隨機存取存儲器單元中存儲數據的示例性方法1100。在步驟1102開始之后，在步驟1104，該方法包括激活寫存取晶體管，其中寫存取晶體管可操作地耦合到電容存儲器件，并且具有包括高K絕緣體的柵極堆；和在步驟1106，將數據經由寫存取晶體管寫入電容存儲器件。該方法在步驟1108繼續。可以以本領域技術人員顯而易見的類似形式執行讀取數據和其它操作。應該理解，可以以多種不同的形式實現上述本發明的示例性實施例。給出這里提供的本發明的教導，本領域普通技術人員將能夠考慮到本發明的其它實現。權利要求1.一種動態隨機存取存儲器單元，包括電容存儲器件；和寫存取晶體管，所述寫存取晶體管可操作地耦合到所述電容存儲器件并具有柵極堆，所述柵極堆包括高K絕緣體和耦合到所述高K絕緣體的金屬柵極電極，其中所述高K絕緣體具有大于二氧化硅的介電常數的介電常數。2.如權利要求1所述的動態隨機存取存儲器單元，其中所述金屬柵極電極基本上展示出1/4禁帶功函數。3.如權利要求1所述的動態隨機存取存儲器單元，其中所述金屬柵極電極基本上展示帶邊功函數。4.如權利要求1所述的動態隨機存取存儲器單元，其中針對負電壓的施加，配置所述柵極堆。5.如權利要求l所述的動態隨機存取存儲器單元，其中所述電容存儲器件包括高K絕緣體。6.如權利要求1所述的動態隨機存取存儲器單元，其中所述高K柵極絕緣體具有與每單位面積的柵極電容相關聯的等效電厚度(Tox);所述等效電厚度(Tox)不大于包括多晶硅柵極電極和二氧化硅絕緣體的柵極堆的等效電厚度(Tox);每單位面積的所述柵極電容不小于包括多晶硅柵極電極和二氧化硅絕緣體的柵極堆的每單位面積的柵極電容；和其中包括所述高K絕緣體的所述柵極堆的溝道長度基本上與包括所述多晶硅柵極電極和所述二氧化硅絕緣體的所述柵極堆的溝道長度相同。7.如權利要求1所述的動態隨機存取存儲器單元，其中所述高K柵極絕緣體具有與每單位面積的柵極漏電相關聯的物理絕緣厚度；所述物理絕緣厚度不小于包括多晶硅柵極電極和二氧化硅絕緣體的柵極堆的物理絕緣厚度；所述每單位面積的柵極漏電不大于包括多晶硅柵極電極和二氧化硅絕緣體的柵極堆的每單位面積的柵極漏電；和其中包括所述高K絕緣體的所述柵極堆的溝道長度基本上與包括所述多晶硅柵極電極和所述二氧化硅絕緣體的所述柵極堆的溝道長度相同。8.如權利要求1所述的動態隨機存取存儲器單元，其中所述金屬柵極電極向所述寫存取晶體管提供比用于硅基底摻雜濃度的基本上相同水平的多晶硅柵極電極更高的閾值電壓。9.如權利要求8所述的動態隨機存取存儲器單元，其中所述金屬柵極電極被選擇來降低所述存取晶體管的次閾值漏電并增加所述動態隨機存取存儲器單元的保持時間。10.如權利要求8所述的動態隨機存取存儲器單元，其中與多晶硅柵極電極和二氧化硅絕緣體柵極堆相比，所述金屬柵極電極被選擇來消除減少所述柵極堆的等效電厚度(Tox)的多晶硅損耗效應。11.如權利要求8所述的動態隨機存取存儲器單元，其中所述寫存取晶體管具有闊值電壓，并且基于下列條目中的至少一種選4^所述閾值電壓次閾值斷路電流、保持時間和寫速度。12.如權利要求8所述的動態隨機存取存儲器單元，其中所述金屬柵極電極提供在大約4.0eV和大約5.2eV之間的功函數。13.如權利要求1所述的動態隨機存取存儲器單元，其中所述電容存儲器件是選通二極管。14.如權利要求1所述的動態隨機存取存儲器單元，還包括讀晶體管，所述讀晶體管可操作地耦合到電容存儲器件，并且具有讀晶體管柵極堆，所述讀晶體管柵極堆包括高K絕緣體，其中所述高K絕緣體具有比所述二氧化硅的介電常數更大的介電常數。15.—種用于在動態隨機存取存儲器單元中存儲數據的方法，包括步驟激活寫存取晶體管，其中所述寫存取晶體管可操作地耦合到電容存儲器件，并且具有柵極堆，所述柵極堆包括高K柵極絕緣體和耦合到所述高K絕緣體的金屬柵極電極；和經由所述寫存取晶體管將數據寫入所述電容存儲器件。16.—種存儲器陣列，包括多個位線結構，每個所述位線結構包括至少一個位線；多個字線結構，每個所述字線結構包括至少一個字線，并且其中所述字線結構與所述位線結構在多個點相交；如權利要求1到14中任意一個所述的一個或多個動態隨處存取存儲器單元，其中所述一個或多個動態隨機存取存儲器單元中的每一個可操作地耦合到所述多個位線結構中的至少一個以及所述多個字線結構中的至少一個。17.—種計算設備，包括存儲器；輸入輸出裝置；和至少一個處理器，耦合到所述存儲器和所述輸入輸出裝置，并且操作來處理信息，所述信息中的至少一些存儲在所述存儲器中；其中所述存儲器的至少一部分依次包括多個位線結構；多個字線結構；如權利要求1到14中任意一個所述的一個或多個動態隨處存取存儲器單元，其中所述一個或多個動態隨機存取存儲器單元中的每一個可操作地耦合到所述多個位線結構中的至少一個。18.—種制造動態隨機存取存儲器單元的方法，包括步驟形成電容存儲器件；形成寫存取晶體管的源極和漏極，所述寫存取晶體管操作地耦合到電容存儲器件；和形成所述寫存取晶體管的柵極堆，其中所述形成柵極堆步驟還包括形成高K絕緣體和形成耦合到所述高K絕緣體的柵極電極的步驟，其中所述高K絕緣體具有大于二氧化硅的介電常數的介電常數。全文摘要動態隨機存取存儲器單元包括電容存儲器件和寫存取晶體管。寫存取晶體管可操作地耦合到電容存儲器件并具有柵極堆，所述柵極堆包括高K絕緣體(424)和耦合到所述高K絕緣體的金屬柵極電極(422)，其中高K絕緣體具有大于二氧化硅的介電常數的介電常數。文檔編號H01L21/8242GK101438400SQ200780011899公開日2009年5月20日申請日期2007年4月3日優先權日2006年4月21日發明者勁蔡,陸榮堅申請人:國際商業機器公司