專利名稱：具有開放式框架封裝的大功率模塊的制作方法
具有開放式框架封裝的大功斜莫塊
背景技術：
手機、便攜式計^t幾、數字照相禾幾、路由器和其他便攜式電子系統通常4OT電源。
一些電源包括同步降壓式變換器(synchronous buck converter)。同步降H^變換器改變 直流電壓電平以便對可編程柵格陣列集成電路、微處理器、數判言號處理集成電路和 其他電路提供電力，同時穩、定電'池^f出、過濾噪聲和減小脈動(ripple)。同步降壓式變 換器也用于在寬范圍的 通信、電信和計算應用中^f共高電流、多相電源。
隨 如計#^幾、電話等電子設備變得^^越小，將電源全部或基本全部的部件 集成到單個半導體組件或單^^寸裝中變得更令人期望。然后將單個半導體組件或單個
封裝安裝到mJl。
將諸如電源部件等多個部件集成至U單個常規半導體組件或封裝具有挑戰性。例 如，很多電源封裝是4頓模制技術形成的。然而，《歡隹形成具有很多不同分立電子部 件的模制電源封裝。此外，傳統的模制電源封裝通常要經受長期的設計和鑒定周期。 傳統的模制電源封裝還要耗費高額開發費用，皿其進行更改也需耗費時日。最后， 傳統的模制封裝具有相對S^的散熱和電氣特性。
樹共倉,解決一些或全部戰問題的改進的半導體組件和系統是令人期望的。該 艦的半導體組件和系統育瀕誠鄉或基本鄉的電源部件。
發明概要
本發明的各實施例涉及半導體組件、制造半導體組件的方法及使用半導體組件的系統。
本發明一實施例涉及一種包括多層襯底的半導體組件，該多層襯底具有至少兩層 被至少兩層介電層絕緣的具有導電圖案的層。多層襯底還包括第一表面和第二表面。 包括控制芯片的無引線封裝和包含垂直晶體管的半導體管芯也與多層襯底耦合。控制
芯片和半導體管芯aai多層襯底電氣皿。導電結構在第1面上，并使襯底與電路
板電氣耦合。
本發明另一實施例涉及一種制造半導體組件的方法。該方飽括獲得具有至少兩 層被至少兩層介電層絕緣的具有導電圖案的層的多層襯底。該襯底包括第一表面和第 二表面。在獲得該襯底后，包括控制芯片的無弓踐封裝和包含垂直晶體管的半導體管 芯就被卩f鏈到多層襯底上。將導電結構也附連到第二表面。該導電結構使襯底與電路 板電氣耦合。
以下對本發明的這m其他實施例進行進一步詳細描述。
附圖簡述
圖1示出根據本發明一實施例的多層襯底的俯視圖。
圖2示出根據本發明一實施例的半導體組件的俯視圖。
圖3示出根據本發明一實施例的半導體組件的示意性側視圖。
圖4示出根據本發明一實施例的系統的透視圖。
圖5示出根據本發明一實施例的另一半導體組件的仰視圖。
圖6示出圖5所示的半導體組件實施例的俯視圖。
圖7示出圖5和圖6戶標類型的半導體組件的側視圖。
圖8-9示出與根據本發明各實施例的示例性半導體組件相關的示例性電路圖。
圖10(a)-10(h)示出可在根據本發明一實施例的多層襯底中存在的導電層的各種視圖。
圖11示出與具有如圖2戶際構造的四相電源模±央相關的效率曲線圖。
發明詳細描述
本發明諸實施例涉及半導體組件、帝隨半導體組件的方法及ffiffi該半導體組件的 系統。根據本發明各實施例的半導體組件可被非常決速地周轉，并且可定制設計而無 需長而昂貴的開鍋期。這可M5t在多層襯底(例如，多層PCB或者印刷電路板)上 安裝電源子系統或整個電源系統的部件來完成。該多層襯底可以被構造成具有最tt 圖以最小化寄生效應和熱阻、同時最優化性能。 一旦構造好半導體組件，就可使用標 準的回流工藝來將其回流焊接至1」招可適當的 以形成電氣系統。
根據本發明各實施例的半導體組件在一些瞎況T^r被視為電氣子系統。這種子系
統可與具有較少導電層和絕緣層的，一起使用。ffi^OT具有多層襯底的半導體組
件，電氣系統的制造商無需擔憂連接半導體組件中另夕卜存在的部件所需的任何電路圖 案的設計或版圖。換言之，如果不存在多層襯底，則在電源中互連分立管芯所需的線 路就不得不出現在頓中，從而增加了^^及的錢性。
4頓本發明的各實施例，即使母板不具有足夠多的層來實現最佳性能，有鄉也引 入可高效執行的部件也是可能的。因為根據本發明的實施例的半導體組件使用具有多 個導電層和絕緣層的多層襯底，所以母板中可4OT較少的導電層和絕緣層。例如，在 包括具有4層導電層的多層襯底的半導體組件被安裝到#^反上時，母板可包含4層導 電層，而非8層導電層，因為4層導電并圖案化的層已經存在于半導體組件中。這降 低了制造成本，因為具有四層導電層的母板比具有八層導電層的 便宜。在利潤率 通常很低的計fft紅業中，制造成本的降低是尤其需要的。
可用可能的最好的互連方^^根據本發明的實施例的半導體組件進行設計，同時 減小寄生電阻和電感。寄生電阻和電感可能是功 換效率損失的重要影響因素。為 了減小寄生電阻和電感，多層襯底中的導電層可占據多層襯底的很大比例(例如，50
%或更多)的平面區域。多層襯底中的多個導電層還可ffiil多個導電通 LS連。如果 半導體組件中的多層襯底例如包括8層寬、l盎司的圖案化銅，并包含50個，多個 導電通孔，貝IJ戶腿多層襯底的性能相當于單層銅，從而減小寄生交她和熱阻。
本發明各實施例具有其他優點。例如，根據本發明各實施例的半導體組件不像常 夫魅寸翻峭需要引線接合來互連電氣部件。這斷氐了帝ij紅藝的財和鋭性。并且， 相比于常夫魅寸裝，因為根據本發明各實施例的半導體組件中沒有模制物SM電氣部件， 所以它們非常容易制作、安裝和檢測缺陷。從設計的觀點看，因為l頓了標準的電路 板設計技術，所以根據本發明各實施例的"開放式框架"或"輛難U"電氣組件可以在幾 天就星期短的時間內被設計和制造出來。相比而言，新的模制封裝設計可能花費數 月來設i十、鑒定和實施。
如上戶脫，可以l頓傳統的電路板制造技術來制翻于本發明各實施例中的多層 襯底。因此，由于該電氣組倂頓多層襯底來替代引線框作為支撐，所以根據本發明 實施例的電氣組件可針對特定W4行最優化皿形。例如，多層襯底和相應的電氣 組件可被定形成正方形、L形、X形、0形、或任一其^S當的皿。因為引線框具 有預定形汰，所以不可能或微隹用這些^im隨JOT傳統引線框的模制封裝。
圖1示出了在將部件安裝到其上之前的根據本發明一實施例的多層襯底30的俯
視圖。多層襯底30包摘氐側晶體管附連區18(a)、 20(a)以及高側晶體管Pf鏈區22(a)。 每一^1M氐側P(鏈區18(a)、 20(a)具有至少一個柵極時鏈區18(a)-l、 20(a)-l，至少一個源 極附連區18(a)-2、 20(a)-2，以及至少一個漏極附連區18(a)-3、 20(a)-3。高側晶體管附 連區22(a)具有至少一個柵極附連區22(a)-l，至少一個源極附連區22(a>2，以及至少一 個漏極附連區22(a)-3。雖然被際例中示出了兩刊氐側晶體管附連區和一個高側晶體 管附連區，但是應當理解本發明的各實施例中的多層襯底中可存在任何數目的高側和 低側晶體管附連接區。如圖1所示，由這種接觸區形成的導電圖案可占據多層襯底30 的至少50% (例如，至少約75%)的平MM積。替換地或附加地，可以使用盡可能大 的導電區。
在本發明的於實施例中，該多層襯底30可具有至少兩層被至少兩層介電層絕 緣的具有導電圖案的層。可以有至少"n"(例如，至少4)層l輕少"m"(例如，至 少3)層介電層鄉條的具有導電圖案的層，其中n和m中的每一個是2或者更大。各 個單獨的導電和/或絕緣層的厚度在本發明各實施例中可有所改變。多層襯底30還可
以包括背向其上安駭多層襯底30的娥反的第一外表面、以及面向該塌反的第二夕卜表 面。
多層襯底30還可包括ftf可適當的材料。例如，多層襯底30中的導電層30可包 括銅(例如，1盎司的銅片)、鋁、貴，及其合金。多層襯底30中的絕緣層可包括 扭可適當的絕緣材料，并且可艦統的填充物(例如，織物、纖維、顆粒)來增強。 適當的絕緣材料包括諸如FR4型材料、聚 胺的聚合物絕緣材料，以及陶瓷絕緣材 料。
多層襯底30也可以具有倒可適當的尺寸和/!S^。如上所述，多層襯底30的平 面開^t可以是正方形、矩形、圓形、多邊形(例如，L形)等。多層襯底30的總厚度 在某些實施例中可約為2mm或更小。
圖2示出在各部件已被安裝到圖1所示的多層襯底30上之后的根據本發明一實 施例的半導體組件40的俯視圖。半導體組件40可形成齡或部分的同步降壓式變換 器子系統。具體地，圖2示出在10mmxl0mmPCB (印刷電路板)上的包括一個高側 和兩啊氏側MOSFET管芯封裝，以及功率旁路電容和自舉電容的同步降壓式變換器子 系統。該PCB包括8層導電層，且具有約為2mm的總厚度。
參考圖2，半導體組件40可包括安裝在多層襯底30的第一表面上的兩個低側晶體
管封裝18、 20，以及一個高側晶體管封裝22。纟鼓寸裝的控制芯片28和兩個電容31、 32也可被安裝到多層襯底30的第1面。
晶體管封裝18、 20、 22及纟鼓寸裝的控制芯片28雌是BGA (娜陣列)型封 裝。BGA型封 半導體管芯上具有焊球陣列(或其他焊料結構)，且該管芯被倒裝 到多層襯底30上。在被轉讓給本發明同一受讓人的美國專利No. 6,133,634中對BGA 型封裝的示例進行了描述。BGA型封裝可被認為是"無弓踐"封裝，因為它不具有橫 向伸出模制材料的分立引線。
圖3示出了包括安裝到母板34上的圖2所示類型的半導體組件40的系統的偵艦 圖。頓34可以是多層印刷電路板麟似物。該多層襯底30包括背向頓34的第一 表面30(a)以及面向母板34的第1面30(b)。為清楚例示，圖3中未示出多層襯底30 中的^^層。
多個導電結構16可用來將多層襯底30的第1面30(b)電氣耦合和機械耦合到 母板34。導電結構16可以是焊球、焊柱、導電插針、導電跡線等形式。適當的焊球 和焊柱可包括鉛基焊料，^鉛焊料。如果導電結構16包括焊料，則導電結構16中 的燥料可具有比用于將分立部件連接到襯底30的焊料(例如，26、 28)更低的熔點。
在多層襯底30的第一表面30(a)上安裝有許多經封裝的部件。該會鼓寸裝部件包括 低側晶體管封裝20和高側晶體管封裝22。該低側晶體管封裝20包括可包含垂直功率 晶體管的半導體管芯10。該高側晶體管封裝22也可包括也可包含垂直功率晶體管的 半導體管芯ll。
垂直功率晶體管包括垂直雙擴散MOS (VDMOS)晶體管和垂直雙極晶體管。 VDMOS晶體管是具有兩個^多，逝廣散形成的半導體區的MOSFET。它具有源 極區、漏極區、以及柵極。該器件是垂直的，因為源極區和漏極區位于半導體管芯的 相反兩表面。柵極可以是溝槽柵極結構或平面柵極結構，并且在與源極區同一賴面 上形成。溝槽柵極結構是 的，因為溝槽柵極結構比平面柵極結構窄且占據較少的 空間。在運行期間，VDMOS器件中從源極區流向漏極區的電流與管芯表面基本垂直。
除半導體芯片10之外，低側晶體管封裝20包括將漏極電流從半導體管芯10的 上第1面傳送至多層襯底30上的漏極附連區(例如，見圖1中的漏極附連區20(a>3) 的漏極夾片結構12。在某些實施例中，可用其他導電結構(例如，導線)將半導體管 芯10的上第一表面的一個或多個電氣端子連接至漏極附連區。焊球26 (或其ffi^當
的導電結構)可使半導體管芯10的第二下表面的源極區和柵極區分別與多層襯底30
上的源極附連區和柵極附連區(例如，見圖1中的柵極和源極P(鏈區20(a)-l、 20a(a)-2) 電氣耦合和機械耦合。
除半導體管芯11之外，高側晶體管封裝22包括將漏極電流從半導體管芯11的 上第,面傳送至多層襯底30上的漏極附連區(例如，見圖1中的漏極附連區22(a)-3) 的漏極夾片結構14。在某些實施例中，可寸頓其他導電結構(例如，導線)將半導體 管芯10的上第1面的一個或多個電氣端子連接至漏極附連區。焊球28 (或其^iS 當的導電結構)可使半導體管芯11的第二下表面的源極和柵極區分別與多層襯底30 上的源極附連區和柵極附連區(例如，圖l中的柵極和源極附連區22(a)-l、 22a(a)-2) 電氣耦合和機械耦合。
如圖3戶標，該半導體組件40是'輛難1」"的或不具有 於電子部件的模制 材料。在這點上，在某些瞎況下該半導體組件40可被稱為"開方拭框架"組件。
可0^封可適當的方法形成半導體組件40。在某些實施例中，獲得具有至少兩層 豐，少兩層(或可能一層)介電層絕緣的具有導電圖案的層的多層襯底30。該襯底包
括第一表面和第二表面。可使用印刷電路板領m;;f周知的層疊、沉積、光刻、以及
懶ij工藝來形成多層襯底30。因而，可4柳已知的各種工藝來制造多層襯底30，或可 皿其他方 獲得(例如，從供應商那里購買)。
獲得多層襯底30之后，將包括到多層襯底的控制芯片的無引線封裝、以及包括 到多層襯底30的垂直晶體管的半導體管芯附連到該多層襯底30上。如以下將進一步 詳細描^i也，兩個以上的管芯或芯片可被安裝到多層襯底30上，且它們可被安擬IJ多 層襯底30的第一上表面30(a)、或第二下表面30(b)。導電結構16也被安M第1面 30 (b)上。 一旦完成，該半導體組件40就可被安裝至1」 34上。
還應該注意，可以以倒可適當的)l,安裝諸如導電結構16的組件、以及諸如經 封裝的控制芯片、包括垂直晶體管的半導體管芯、電容、電感等的倒可電子組件。例 如，可^維制芯片首先被安裝到多層襯底30上，之后將一個或多個具有垂直功率晶體 管的半導體管芯安裝到該多層襯底上(或反之亦然)。It附，在本發明的m^實施例 中，^f頓傳統的回流焊接工藝將電預件安裝到多層襯底。
圖4示出了包 阪34和兩個安裝到母板34上的半導體組件40的系統的透視 圖。招可數量的半導體組件40可被安裝至U^I反34上。在本發明的各實施例中，半導體組件可有利地^lf等于^:于160安培的電流而沒有明顯的功率損耗。
圖5示出了根據本發明另一實施例的另一半導體組件60的仰視圖。半導體組件 60包括安驗多層襯底30的第二下表面上的低側晶體管封裝18、 20、以及高側晶體 管封裝22。還存在具有多個導電焊盤48(a)的開區域48。如下所釋，這些導電焊盤48(a) 最終將與母敬上的導電焊盤(未示出)電氣耦合。該導電焊盤48(a)可替換地為導Elii 孑L或導電針插座。
圖6示出了圖5所示的半導體組件60的俯視圖。半導體組件60包括多個安裝在 多層襯底30的第一上表面上的部件。該部件包括電感54，多個電容31、 32、 62，以 及控制芯片52 (例如，PWM ^^C寬調帝啦制器和驅動器、或驅動器)。
圖7示出了包括圖5到圖6所示類型的半導體組件60的系統的偵艦圖。半導體 組件60包括多層襯底96。以上已對多層襯底的適當的特tBS行了描述。多層襯底96 具有第一上表面96(a)和第二下表面96(b)。第一表面96(a)背向^^及94，而第1面96(b) 面向母t反94。至少兩層導電層和至少兩層絕緣層ffi于多層襯底96的第1面96(a) 和第1面96(b)之間。
多個導電結構86使多層襯底96的第1面96(b)與母板94耦合。為此可使用任 何適當的導電結構。導電結構的示例包括導電插針、焊球、離等。於導電結構86 可具有大于半導體管芯80和附連到半導體管芯80的導電結構82的高度的高度。
如圖0f^，可4OT諸如焊球的導電結構76、 78將各種半導體管芯72、 74安裝到 多層襯底96的第1面96(a)上。在某些實施例中，半導體管芯72、 74中的至少一個 翻*^安裝到多層襯底96的第1面96(b)上的一個或多個垂直功率晶體管的運行 進行控制的控制芯片。
可〈OT諸如焊球的導電結構82將包括垂直晶體管的半導體管芯80安,U多層襯 底96的第1面96(b)上。導電結構82可被Pf鏈到半導體管芯80的第一上表面，如 果功率晶體管是功率MOSFET的話，貝l膝半導體管芯可具有源極和柵極區(標出)。 該半導體管芯80的相反的下第1面可具有漏極區，并且可!超接Pf鄉iJ母板94中 的漏極焊盤(未示出)。包括焊料或導電粘合劑的導電層84可使半導體管芯80的下第 1面與頓反94上的焊盤電氣耦合。替換地，漏極夾片麟似物可被Pf蹈伴導體管 芯80的第1面，并且漏極電流可被^^回多層襯底96。然后漏極電流可皿一些 其他導電路徑(例如，Mil導電結構86)傳到，94。 在圖7中，導電層84可直接使電氣端子(例如，漏極端子)與母板94上的相應 焊盤(未示出)連接。因而，在半導體管芯80中頓的熱量可被有利地直銜專遞鄉姆 板94，從而導致散熱的改善。增加電氣組件的散熱也可以減小功率損耗。管芯80和 #1反94之間的直， 提供了這兩^件之間的更直接的電氣連接。
圖8示出了電源一部分的電氣示意圖。驅動芯片被示出與高側功率晶體管(QHS1) 的柵極和低側功率晶體管(QLSl)的柵極有效i鵬接。該電氣示意圖可在之前戶脫的任 何電氣組件中實現。
圖9示出了齡的電源或同步降賦變換器系統的電氣示意圖。以PWM控制器 和驅動器形式存在的控制芯片與低側晶體管QLS的柵極和高側晶體管QHS的柵極有 效連接。低側晶體管QLS的漏極與高側晶體管QHS的源極電氣連接。為使同步降壓 式變換器用于高的操作和轉換頻率，必須使低側晶體管QLS的漏極和高側晶體管QHS 的源極之間的電感最小化。如上戶脫，本發明的各實施例倉gMil在支撐高側和低側晶 體管的多層襯底中掛共大的導電層禾哆個通 L使電感最小化。該系統中還可存在各種 電感和電容。如本領域普通技術人員所知，這些電感和電容可用來斷氏噪聲等。
圖9戶標的所有元件可被誠至鵬5和6所示的半導體組件60中。與圖9中的 電氣示意圖中的部件對應的物理部件的附圖標記在圓括號中示出低側晶體管QLS (18、 20)、高側晶體管QHS (22)、電容Cl (32)、 C2 (31)和Cf (62)、以及電感 Lf (62)。因此，j頓本發明各實施例，將電源的所有或基本所有的部件誠到單個半 導體組件中是有可能的。
圖10(a)-10(h)示出可用在根據本發明一實施例的多層襯底中的於電路層。在此 示例中，有8個導電層，并且可1頓導電通 L來互連各個導電層。與邏輯型電路板不 同的是，在多層襯底中，於導電層所占據的區域占據了多層襯底的橫向區的大部分。
圖11示出圖2所示類型的四相電源模塊的效率曲線圖。如圖11所示，本發明的 各實施例可有效地鄉大電流量。
其他各種實施例也是可能的。例如，環 脂或其他類型的底層±真充材料可用在 戰各實施例中的襯底和母板之間。并且，某些實施例也可^柳模制材料來覆蓋一個 或多賴芯或管芯封裝以掛贖i媳寸裝的夕卜觀。
為了所有目的將以上所 的所有專利申請、專利、以及公開艦引用衝本結合于此。
任何"一"、"一個"或"該"的#誠旨在表示"一個或更多個'，除非具體指定為相反情況。
以上說明是示例性的而非限制性的。本發明的許多變體對本領域技術人員在仔細 察看本發明內容后是顯而易見的。因此，本發明的范圍不應參考以上說明來確定，而 應參考所附權禾腰求及它們的全部范圍或等效方案來確定。
權利要求
1.一種半導體組件，包括具有至少兩層被至少兩層介電層絕緣的具有導電圖案的層的多層襯底，所述襯底包括第一表面和第二表面；與所述多層襯底耦合的包括控制芯片的無引線封裝；與所述多層襯底耦合的包括垂直晶體管的半導體管芯；以及在所述第二表面上的用于將所述襯底與電路板附連的導電結構，其中所述控制芯片和所述半導體管芯通過所述多層襯底電氣連通。
2. 如權利要求1所述的半導體組件，其特征在于，所述無弓踐封裝是BGA型封裝。
3. 如權利要求1戶脫的半導體組件，其特征在于，戶腿多層襯底具有橫向表面區， _§/腿導電圖案分別占據戶;^橫向表面區的至少50%。
4. 如權利要求1所述的半導體組件，其特征在于，所述垂直晶體管是功率 MOSFET。
5. 如權利要求1戶腿的半導體組件，其特征在于，將包括戶誠垂直晶體管的戶腿 半導體管芯安裝到戶腿多層襯底的戶腿第1面上，荊舒服控制芯片安裝到戶脫多 層襯底的臓第1面上。
6. 如權利要求1戶艦的半導體組件，其特征在于，戶脫半導體組件形成完整的電源。
7. 如權利要求1所述的半導體組件，其特征在于，所述半導體管芯是第一半導體 管芯，且其中所述垂直晶體管是第一垂直晶體管也是高側晶體管，所述半導體組件還 包括包含作為低側晶體管的第二晶體管的第二管芯，所述高側晶體管和戶，低側晶體 管由所述控制芯片控制。
8. 如權利要求1所述的半導體組件，其特征在于，所述半導體管芯是第一半導體 管芯，且其中戶做垂直晶體管是第一垂直晶體管也是高偵幅體管，戶脫半導體組件還 包括包含作為低側晶體管的第二晶體管的第二管芯，戶艦高側晶體管和戶腿低頂幅體 管由所述控制芯片控制，其中所述第一半導體管芯和第二半導體管芯在BGA封裝中封 裝。
9. 一種系統，包括如權利要求i戶;M的半導體組件；以及電路板。
10. —種制造半導體組件的方法，包括獲得具有至少兩層l^g少兩層介電層絕緣的具有導電圖案的層的多層襯底，所述 襯底包括第一表面和第Z^面；將包括控制芯片的無弓戰封裝附遊lj戶腿多層襯底 將包括垂直晶體管的半導體管芯附，(」戶皿多層襯底；以及將結構附連在戶;^m二表面上用于^f妙;f^襯底與電路板電氣耦合。
11.如權利要求io戶脫的方法，其特征在于，戶;f^無弓戰封裝是BGAMi寸裝。
12. 如權利要求ii戶腿的方法，^r寺征在于，戶腿多層襯底具有橫向表面區，且 戶腿導電圖案分別占據戶;M橫向表面區的至少50%。
13. 如權禾頓求io戶脫的方法，辦征在于，戶脫多層襯底具有橫向表面區，且 戶脫導電圖案分別占據戶;M橫向表面區的至少50%。
14. 如權利要求10戶脫的方法，其特征在于，戶腿垂直晶體管是功率MOSFET。
15. 如權利要求io所述的方法，其特征在于，將包括戶; ^垂直晶體管的所述半導 體管芯安裝到戶;M多層襯底的戶皿第二表面上，并將戶;f^e制芯片安裝到戶;M多層襯 底的戶;M第i面上。
16. 如權利要求io戶脫的方法，^tr征在于，戶腿半導體組件形戯整的電源。
17. 如權利要求10所述的方法，辦征在于，所述半導體管芯是第一半導體管芯， 且其中戶脫垂直晶體管是第一垂直晶體管也是高側晶體管，戶腿半導體組件還包括包 含作為低偵幅體管的第二晶體管的第二管芯，戶服高側晶體管和戶;M低側晶體管由所 鵬制芯片控制。
18. 如權利要求10所述的方法，期寺征在于，所述半導體管芯是第一半導體管芯，且其中戶脫垂直晶體管是第一垂直晶體管也是高側晶體管，戶腿半導體組件還包括包 含作為低側晶體管的第二晶體管的第二管芯，戶脫高側晶體管和戶脫低側晶體管由所，制芯片控制，其中所，一和第二半導體管芯在BGA封裝中封裝。
19. 一種形成系統的方法，包括 形成如權利要求1戶，的半導體組件；以及將戶脫半導體組件安裝到電路板。
全文摘要
公開了一種半導體組件。該半導體組件包括具有至少兩層被至少兩層介電層絕緣的具有導電圖案的層的多層襯底。該襯底包括第一表面和第二表面。包括控制芯片的無引線封裝與該多層襯底耦合。包括垂直晶體管的半導體管芯與該多層襯底耦合。在該第二表面上有用于將該襯底附連到電路板的導電結構。該控制芯片和該半導體管芯通過該多層襯底電氣連通。
文檔編號H01L21/44GK101375383SQ200780003144
公開日2009年2月25日 申請日期2007年1月10日 優先權日2006年1月18日
發明者A·埃爾班哈威, B·特迦 申請人:費查爾德半導體有限公司