制造具有垂直溝道的半導體器件的方法

文檔序號：7239122閱讀：88來源：國知局

專利名稱：制造具有垂直溝道的半導體器件的方法
技術領域：
本發明涉及一種制造半導體器件的方法，更具體而言，涉及一種制造具有垂直溝道的半導體器件的方法。
背景技術：
晶體管的溝道長度隨著半導體器件的集成度增加而減少。然而，減少的晶體管溝道長度導致短溝道效應，例如漏致勢壘降低(DIBL)現象、熱載流子效應以及穿通效應。已提出各種方法以消除短溝道效應，例如通過在晶體管的溝道區域中形成凹陷，來減少結區的深度以及增加相對溝道長度。然而，當半導體存儲器件特別是動態隨機存取存儲器(DRAM)達到千兆位的集成密度時，需要制造更小的晶體管。換句話說，千兆位級的DRAM晶體管要求在8F2 (其中F為最小特征尺寸)以下的器件尺寸，并且進一步要求約4FZ的器件尺寸大小。因此，即使按比例改變溝道長度，那么在襯底上具有柵電極并且柵電極兩側上具有結區的現有平面晶體管結構仍然無法滿足所需的器件尺寸。已采用垂直溝道晶體管以克服上述限制。垂直溝道晶體管的典型結構已在美國專利公報2006-0097304和韓國專利0723527中公開。圖1為釆用傳統垂直溝道晶體管的半導體器件的透視圖，并且圖2 為圖1的半導體器件的頂視圖。參照圖1和圖2，在襯底100上形成多個柱狀物P。所述柱狀物包含襯底材料且在第一方向x-x'以及與第一方向相交的第二方向y-y'上排列。通過使用硬掩模圖案(沒有顯示)蝕刻襯底100來形成所述柱狀物。單位單元區域C的一側具有2F的特征尺寸，也就是，在硬掩模圖案的第一方向上的間距(pitch),其中F為最小特征尺寸。單位單元區域C的另一側具有2F的特征尺寸，也就是，在硬掩模圖案的第二方向上的間距。因此，單位單元區域C的平方特征尺寸變為4F2。即使硬掩模圖案具有正方形形式，但進行蝕刻工藝時形成具有圓柱結構的柱狀物 P。在在第一方向上排列的每一對相鄰柱狀物之間的襯底100中形成位線101，位線101在第一方向上延伸同時圍繞對應的柱狀物。通過器件隔離溝槽T分開位線101。對于每個柱狀物P，在柱狀物P的外圍表面上形成柵電極(沒有顯示)以圍繞P。形成字線102，其與圍繞柵電極電連接并在第二方向延伸。在柱狀物P上形成存儲電極104。在柱狀物P和存儲電極104之間接觸塞插入103。當制造這種半導體器件時，由于垂直于襯底表面形成溝道，因此可以不考慮器件尺寸而增加溝道長度，因而可防止短溝道效應。而且，由于圍繞柱狀物P的外圍表面形成柵電極，由此增加晶體管的溝道寬度，并因此改善晶體管的工作電流。然而，在柱狀物P上形成接觸塞103和存儲電極104的過程中，在產生工藝限制并導致器件失效。下文中參照圖3A 3D詳細解釋此限制。圖3A 3D為釆用傳統垂直溝道晶體管制造半導體器件的方法的截面圖。具體地，圖3A 3D為圖l和圖2在第二方向所獲得的截面圖。這些圖是用于解釋在柱狀物上形成接觸塞和存儲電極的過程中的限制，并因此省略不相關部分的詳細^L明。圖3A顯示襯底結構，該襯底結構包含具有在第一和第二方向排列的多個柱狀物的襯底300。在每個柱狀物P上形成硬掩模圖案305。位線301在第一方向延伸，同時圍繞在第一方向排列的一對相鄰柱狀物之間的襯底中的柱狀物P,并且位線301被器件隔離溝槽T分開。第一絕緣層303填充溝槽T的一部分。柵電極304圍繞柱狀物P的下部的外圍表面。字線302在第二方向延伸并連接至圍繞柵電極304。參照圖3B,在圖3A的所得結構上形成第二絕緣層306，并例如通過化學機械拋光(CMP)工藝進行平坦化，直到暴露硬掩模圖案305。參照圖3C,通過選擇性移除已暴露的硬掩模圖案305來形成開口單元307，以暴露柱狀物P的表面。由于硬掩模圖案305—般包含氮化物層，因此通過利用例如磷酸的濕蝕刻來實施硬掩模圖案305的移除。雖然沒有顯示，但分別在硬掩模圖案305的側壁和下部上形成隔離物和包含氧化物層的襯墊層。因此，在移除硬掩模圖案305后，實施移除隔離物和襯塾層的過程，以暴露出柱狀物P的表面。參照圖3D，在開口單元307中填充塞材料以形成與柱狀物P電連接的接觸塞308。接著，在接觸塞308上形成存儲電極(沒有顯示)。在上述過程中，當利用磷酸實施濕蝕刻工藝時，損傷在側壁上由氧化物層所構成的隔離物的可能性增加。當隔離物受損時，在后續移除隔離物和村墊層的過程中，第二絕緣層306也會受損。之后，可能在接觸塞308和字線302或者圍繞柵電極304之間發生電短路，并導致器件失效。此外，在移除硬掩模圖案305之后，在剩余空間中形成接觸塞308 和存儲電極會使制造半導體器件的方法復雜化。發明內容本發明的實施方案涉及提供一種制造具有垂直溝道的半導體器件的方法。當在垂直溝道的柱狀物上形成存儲電極時防止器件失效并簡化相關的制造工藝。根據本發明的一方面，提供一種制造具有垂直溝道的半導體器件的方法。該方法包括提供其上形成有硬掩模圖案的襯底；使用硬掩模圖案在襯底上形成柱狀物，由此形成所得結構；在所得結構上形成絕緣層；平坦化硬掩模圖案和絕緣層，直到暴露出柱狀物；以及在已暴露的柱狀物上形成存儲電極。根據本發明的另一個方面，提供一種制造具有垂直溝道的半導體器件的方法。該方法包括提供襯底，該襯底具有在第一方向和與第一方向相交的第二方向上排列的多個硬掩模圖案；使用一個硬掩模圖案作為蝕刻圖案來蝕刻襯底以形成上柱狀物部分；在上柱狀物部分的側壁上形成隔離物；使用一個硬掩模圖案和隔離物作為蝕刻掩模來蝕刻襯底，以形成與上柱狀物部分連接的下柱狀物部分，其中上柱狀物部分和下柱狀物部分構成柱狀物，在第一和第二方向上排列多個柱狀物；利用隔離物作為蝕刻阻擋層，使下柱狀物部分的側壁凹陷；圍繞凹陷的下柱狀物部分的外圍表面形成柵電極；在成對的相鄰柱狀物線之間的襯底中形成位線雜質區，每個柱狀物線包括在第一方向排列的柱狀物；形成溝槽，所述溝槽穿入位于相鄰柱狀物線對之間的襯底中的位線雜質區域，以限定掩埋位線，該掩埋位線在第一方向延伸并圍繞相鄰柱狀物線對的柱狀物，其中形成第一所得結構；形成在第二方向延伸并連接至柵電極的字線，其中形成第二所得結構；在第二所得結構上形成第四絕緣層；平坦化第四絕緣層直到暴露出上柱狀物部分；以及在已暴露的上柱狀物部分上形成存儲電極。根據本發明的另一個方面，提供一種制造具有垂直溝道晶體管的半導體器件的方法。該方法包括提供具有硬掩模圖案的襯底；使用硬掩模圖案作為蝕刻掩模蝕刻襯底以形成上柱狀物部分；在上柱狀物部分的側壁上形成隔離物；使用硬掩模圖案和隔離物作為蝕刻掩模蝕刻襯底以形成與上柱狀物部分連接的下柱狀物部分，其中上柱狀物部分和下柱狀物部分構成柱狀物；使用隔離物作為蝕刻阻擋層使下柱狀物部分的側壁凹陷；圍繞凹陷的下柱狀物部分的外圍表面形成柵電極；在成對的相鄰柱狀物線之間的襯底中形成位線雜質區域，每個柱狀物線包括在第一方向排列的柱狀物；形成溝槽，所述溝槽穿入位于相鄰柱狀物線對之間的襯底中的位線雜質區域，以限定掩埋位線，該掩埋位線在第一方向延伸并圍繞相鄰柱狀物線對的柱狀物，其中形成第一所得結構；形成在第二方向延伸并與柵電極連接的字線，其中形成第二所得結構；在第二所得結構上形成第四絕緣層；平坦化第四絕緣層直到暴露上柱狀物部分；以及在已暴露的上柱狀物部分上形成存儲電極。

圖l為包含傳統垂直溝道晶體管的半導體器件的透視圖。圖2為圖1的半導體器件的頂視圖。圖3A~3D為說明制造包含傳統垂直溝道晶體管的半導體器件的方法的截面圖。圖4A~4I為說明根據本發明的實施方案制造包含垂直溝道晶體管的半導體器件的方法的截面圖。
具體實施方式
本發明的實施方案涉及一種制造具有垂直溝道的半導體器件的方法。所述方法在垂直溝道的柱狀物上形成存儲電極時防止器件失效并筒化相關的制造工藝。圖4A~4I為說明根據本發明的實施方案制造包含垂直溝道的半導體器件的方法的截面圖。圖4A~4I的截面圖是通過從例如圖1和圖2 中所示的第二方向即Y-Y'軸切割半導體器件所獲得。參照圖4A，在襯底400上形成在第一方向和與第一方向相交的第二方向上排列的硬掩模圖案402。在硬掩模圖案402下形成襯墊氧化物層 401。硬掩模圖案402可包含氮化物層。硬掩模圖案402形成為具有約 2000A的厚度。使用硬掩模圖案402作為蝕刻掩模，蝕刻襯底400至預定深度，以形成柱狀物的上部，即上柱狀物部分400A。上柱狀物部分400A可通過后續雜質注入過程成為源極區域。結果，上柱狀物部分400A可連接至后續形成的存儲電極。由于在后續平坦化過程中部分移除上柱狀物部分 400A (參照圖41)，因此上柱狀物部分400A形成為具有大于所期望獲得高度的高度。在一個實施方案中，上柱狀物部分400A初始形成為具有約IIOOA的高度。參照圖4B，在圖4A的所得結構上形成用于隔離物的材料層。對材料層實施回蝕刻過程，以在硬掩模圖案402和上柱狀物部分400A的側壁上形成隔離物403。利用硬掩模圖案402和隔離物403作為蝕刻掩模，蝕刻襯底400至特定深度，以形成柱狀物的下部，也即下柱狀物部分400B。下柱狀物部分400B與上柱狀物部分400A連接。下柱狀物部分400B可以是溝道區域。通過上述過程后，在有源區中形成柱狀物P,其包括下柱狀物部分 400B和上柱狀物部分400A。在第一方向和與第一方向幾乎垂直相交的第二方向上排列多個柱狀物。雖然硬掩模圖案402具有正方形形式，但由于后續蝕刻過程，柱狀物P可具有圓柱狀形式。參照圖4C，使用硬掩模圖案402和隔離物403作為蝕刻阻擋層，各向同性蝕刻下柱狀物分400B的側壁并使其凹陷寬度A。凹陷的下柱狀物部分400B的寬度A和后續形成的柵電極的預期厚度相當。參照圖4D,在暴露的襯底400上形成第一絕緣層404。在一個實施方案中，第一絕緣層404為柵極絕緣層。在所得結構上形成用于柵電極的導電層，例如多晶硅層，接著對其進行蝕刻直到暴露出第一絕緣層404。因此，形成柵電極405以圍繞下柱狀物部分400B的外圍表面。參照圖4E,通過在成對的相鄰柱狀物P之間的襯底400中注入位線雜質，形成位線雜質區域406。位線雜質可以是n型雜質。參照圖4F，在圖4E的所得結構上形成第二絕緣層407并將其平坦化。在平坦化的第二絕緣層407上形成光刻膠圖案(沒有顯示)。使用光刻膠圖案作為蝕刻掩模蝕刻平坦化的第二絕緣層407，直到暴露出襯底400。蝕刻已暴露的襯底400至特定深度。結果，在第一方向排列的多個柱狀物線之間的村底400中形成在第一方向延伸的器件隔離溝槽 T。溝槽T形成為具有一定深度，使得穿入位線雜質區域406。因此，掩埋位線406A在第一方向延伸并圍繞柱狀物P。溝槽T的寬度小于在第一方向排列的多個柱狀物線之間的距離。參照圖4G，在圖4F的所得結構上形成用以填充溝槽T的第三絕緣層408。通過蝕刻過程移除第三絕緣層408和第二絕緣層407,直到暴露出圍繞柵電極405的上部。在該實施方案中，形成第三絕緣層408而保留第二絕緣層407。根據另一個實施方案，在形成第三絕緣層408之前移除第二絕緣層407。在所得結構上形成用于字線的導電層，并從上柱狀物部分400A的頂部表面蝕刻到特定程度，從而形成字線409。字線409在第二方向延伸并與柵電極405電連接。參照圖4H，在圖4G的所得結構上形成第四絕緣層410,以隔離所述柱狀物。第四絕緣層410優選包含氧化物層。第四絕緣層410也優選包含電介質上旋涂(SOD)層、硼磷硅酸鹽玻璃(BPSG)層或者具有優異填隙特性的高密度等離子體(HDP)層。如圖所示，在上柱狀物部分400A上形成的所述層即襯墊氧化物層 401、硬掩模圖案402、隔離物403和第四絕緣層410，由例如氮化物層、氧化物層等絕緣層制成。參照圖41，實施平坦化過程直到暴露上柱狀物部分400A。通過CMP 過程而完成平坦化過程。在CMP過程中，氧化物層的蝕刻速率和氮化物層的蝕刻速率之間沒有差異，且襯底400對絕緣層的高蝕刻選擇性比是高的。特別地，當實施CMP過程時，理想的是使用過拋光(over polishing)以完全暴露出上柱狀物部分400A的上表面。根據另一個實施方案，當氧化物層對氮化物層的蝕刻比例基本為1: 1，并且襯底400對絕緣層的蝕刻選擇性比是高的時候，可通過蝕刻工藝來實施平坦化過程。特別地，在蝕刻過程期間，優選實施過蝕刻工藝以完全暴露上柱狀物部分400A的上表面。雖然沒有顯示，但形成直接與暴露的上柱狀物部分400A連接的存儲電極。上柱狀物部分400A用作存儲電極的接觸塞。在形成存儲電極之前，可進一步在上柱狀物部分400A上實施雜質注入過程，以降低接觸電阻。根據本發明的所述實施方案，通過在柱狀物上形成存儲電極而不形成接觸塞，來簡化制造工藝。因此，可防止由于移除硬掩模圖案、墊氧化物層等層時可能導致的絕緣層的損失，從而在字線和存儲電極之間產生電短路。因此，降低器件失效的可能性。用以制造具有垂直溝道晶體管的半導體器件的方法可簡化制造工藝，同時避免在上柱狀物部上形成存儲電極時造成器件失效。雖然已針對特定實施方案說明了本發明，但是本領域技術人員顯然可以在不背離所附權利要求所限定的本發明的精神和范圍內實施各種變化和修改。
權利要求
1.一種制造具有垂直溝道的半導體器件的方法，所述方法包括提供襯底，在所述襯底上形成有硬掩模圖案；使用所述硬掩模圖案在所述襯底上形成柱狀物，由此形成所得結構；在所述所得結構上形成絕緣層；平坦化所述硬掩模圖案和所述絕緣層，直到暴露出所述柱狀物；和在所述暴露的柱狀物上形成存儲電極。
2. 根據權利要求l所述的方法，還包括在形成所述柱狀物之后，形成圍繞所ii^狀物的下部外圍表面的柵電極。
3. 根據權利要求2所述的方法，其中使所述柱狀物的下部外圍表面凹陷，所述凹陷的寬度對應于所述柵電極厚度。
4. 根據權利要求2所述的方法，還包括在成對的相鄰柱狀物線之間的襯底中形成位線雜質區域，其中所勤目鄰柱狀物線對包括在第一方向上排列的柱狀物；和槽，以限定掩埋位線，所述掩埋位一線在所述第一方向延伸并圍繞所述柱狀物線對的所述柱狀物。
5. 根據權利要求4所述的方法，還包括在形成所述溝槽之后，形成在與所述第一方向相交的第二方向上延伸的字線，其中所述字線連接所述柵電極。
6. 根據權利要求l所述的方法，其中所述硬^才莫圖案包括氮化物層并且所述絕緣層包括氧化物層。
7. 根據權利要求l所述的方法，其中所述平坦化為化學*1^拋光(CMP) 過程或者蝕刻過程。
8. 根據權利要求7所述的方法，其中當實施所述CMP過程時，在所述絕緣層的蝕刻速率和所述硬掩模圖案的蝕刻速率之間沒有差異，并且所述絕緣層對所述柱狀物的蝕刻選擇性比是高的。
9. 根據權利要求7所述的方法，其中實施所述平坦化直到暴露出所述柱狀物的上表面。
10. 根據權利要求7所述的方法，其中當實施所述蝕刻過程時，所述絕緣層對所述硬掩模圖案的蝕刻比基本上為1: 1，并且所述絕緣層對所述柱狀物的蝕刻選擇性比是高的。
11. 根據權利要求1所述的方法，還包括在形成所述存儲電極之前將雜質注入所逸暴露的柱狀物的上部。
12. —種制造具有垂直溝道半導體器件的方法，所述方法包括提供襯底，所述襯底具有在第一方向和與所述第一方向相交的第二方向上排列的多個硬掩模圖案；4吏用一個硬^^模圖案作為蝕刻4^模來蝕刻所述襯底，以形成上柱狀物部分；在所述上柱狀物部分的側壁上形成隔離物；4吏用一個硬4^模圖案和所述隔離物作為蝕刻4^模蝕刻所述襯底，以形成與所述上柱狀物部分連接的下柱狀物部分，其中所述上柱狀物部分和所述下柱狀物部分構成柱狀物，在所述第一方向和所述第二方向上排列多個柱狀物；使用所述隔離物作為蝕刻阻擋層，使所述下柱狀物部分的側壁凹陷；圍繞所述凹陷的下柱狀物部分的外圍表面形成柵電極；在成對的相鄰柱狀物線之間的襯底中形成位線雜質區，每一柱狀物線包括在所述第一方向上排列的柱狀物；形成穿入位于所勤目鄰柱狀物線對之間的襯底中的所述位線雜質區域的溝槽，以限定掩埋位線，所述掩埋位線在所述第一方向延伸并圍繞所述相鄰柱狀物線對的柱狀物，其中形成第一所得結構；形成字線，所述字線在所述第二方向延伸并連接所述柵電極，其中形成第二所得結構；在所述第二所得結構上形成第四絕緣層；平坦化所述第四絕緣層直到暴露出所述上柱狀物部分；和在所述暴露的上柱狀物部分上形成存儲電極。
13. 根據權利要求12所述的方法，其中在所述硬掩模圖案和所述上柱狀物部分之間插入襯墊氧化物層。
14. 根據權利要求12所述的方法，其中所述硬掩模圖案的高度為約2000A 并且所述上柱狀物部分的高度為約1100A。
15. 根據權利要求12所述的方法，其中形成所述柵電極包括在所述凹陷化后暴露的所述村底上形成第一絕緣層，其中形成第三所得結構；在所述第三所得結構上形成用于柵電極的導電層；和蝕刻所述導電層直到暴露出所述第一絕緣層。
16. 根據權利要求12所述的方法，其中形成所述字線包括在所述第一所得結構上形成第三絕緣層并填充所述溝槽；蝕刻所述第三絕緣層直到暴露出所述柵電極的一部分,其中形成第四所得結構；在所述第四所得結構上形成用于字線的導電層；和從所述柱狀物的上表面蝕刻所述導電層至一定程度。
17. 根據權利要求12所述的方法，其中每個蝕刻硬掩模圖案包括氮化物層；所述隔離物包括氧化物層和氮化物層；以及所述第四絕緣層包括氧化物層。
18. 根據權利要求17所述的方法，其中所述第四絕緣層包括電介質上旋涂 (SOD)層、硼磷珪酸鹽玻璃(BPSG)層和高密度等離子體(HDP)層中的一種。
19. 根據權利要求12所述的方法，其中通過CMP過程或者蝕刻過程實施所述平坦化。
20. 根據權利要求19所述的方法，其中當實施所述CMP過程時，所述第四絕緣層的蝕刻速率和所述硬^^模圖案的蝕刻速率之間沒有差異，并且所述第四絕緣層對所述柱狀物的蝕刻選擇性比是高的。
21. 根據權利要求19所述的方法，其中實施所述CMP過程直到暴露出所述柱狀物的上表面。
22. 根據權利要求19所述的方法，其中當實施所述蝕刻過程時，所述第四絕緣層對所述硬掩模圖案的蝕刻比基本為1: 1，并且所述第四絕緣層對所述柱狀物的蝕刻選擇性比是高的。
23. 根據權利要求19所述的方法，其中實施所述蝕刻過程直到暴露所述柱狀物的上表面。
24. 根據權利要求12所述的方法，還包括在形成所述存儲電極之前將雜質注入所逸暴露的上柱狀物部分。
25. —種制造具有垂直溝道的半導體器件的方法，所述方法包括提供具有硬掩模圖案的襯底；使用所述硬掩模圖案作為蝕刻掩模，蝕刻所述襯底以形成上柱狀物部分；在所述上柱狀物部分的側壁上形成隔離物；使用所述硬掩模圖案和所述隔離物作為蝕刻掩模,蝕刻所述襯底以形成與所述上柱狀物部分連接的下柱狀物部分，其中所述上柱狀物部分和所述下柱狀物部分構成柱狀物；使用所述隔離物作為蝕刻阻擋層，使所述下柱狀物部分的側壁凹陷；圍繞所述凹陷的下柱狀物部分的外圍表面形成柵電極；在成對的相鄰柱狀物線之間的襯底中形成位線雜質區域，每個柱狀物線包括在所述第一方向排列的柱狀物；形成穿入位于所勤目鄰柱狀物線對之間的襯底中的位線雜質區域的溝槽，以限定掩埋位線，所述掩埋位線在所述第一方向延伸并圍繞所W目鄰柱狀物線對的所述柱狀物，其中形成第一所得結構；形成字線，所述字線在所述第二方向延伸并與所述柵電極連接，其中形成第二所得結構；在所述第二所得結構上形成第四絕緣層；平坦化所述第四絕緣層直到暴露出所述上柱狀物部分；和在所述暴露的上柱狀物部分上形成存儲電極。
全文摘要
一種制造具有垂直溝道的半導體器件的方法，包括提供在其上形成有硬掩模圖案的襯底；使用硬掩模圖案在襯底上形成柱狀物，從而形成所得結構；在所得結構上形成絕緣層；平坦化硬掩模圖案和絕緣層，直到暴露柱狀物；以及在所述暴露的柱狀物上形成存儲電極。
文檔編號H01L21/8242GK101335243SQ20071030838
公開日2008年12月31日申請日期2007年12月29日優先權日2007年6月26日
發明者李敏碩, 李洪求申請人:海力士半導體有限公司

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