專利名稱：：限流電阻的制作方法
技術領域：
：本發明涉及一種靜電放電(ESD)保護裝置，特別涉及一種具有限流電阻的多指狀靜電放電保護裝置，用以在靜電放電情況下，減少對于集成電路輸入/輸出端的電壓應力。
背景技術：
：隨著半導體裝置的尺寸減小至納米等級，半導體裝置對于靜電放電情況變得更敏感。由金屬氧化半導體(MOS)晶體管組成的集成電路，特別容易因為靜電放電而損壞。常見的用以保護集成電路免于被靜電放電損壞的現有技術，為在集成電路的輸入/輸出端(pad)上，使用多指狀(multi-fmger)靜電放電保護裝置。多指狀靜電放電保護裝置為串聯的晶體管，在集成電路的輸入/輸出端上，如手指般平行排列它們，因此，具有較大的裝置寬度，用以將靜電放電(ESD)電流放電至接地電位Vss。實際操作時，該多指狀靜電放電保護裝置的觸發電壓，應小于其它非用于靜電放電保護裝置的觸發電壓。再者，在輸入/輸出電路的正常操作期間，該多指狀靜電放電保護裝置不能導通。在導通狀態下，該多指狀靜電放電保護裝置應具低電阻以及具高電流的處理能力。該多指狀靜電放電保護裝置較普遍的問題，為該手指并非皆為相同的觸發。為確保該多指狀靜電放電保護裝置的均勻導通，一種解決方法為在每一手指中增加限流電阻，以提高觸發手指的觸發電壓，或者，增加該金屬氧化半導體場效晶體管(MOSFET)的基底電阻。例如可增加該基底及該金屬氧化半導體場效晶體管的源極/漏極區域所接觸之距離，以增加該基底電阻，或者，通過增加該P型阱區(P-well)或N型阱區(N-well)的片電阻(sheetresistance)。圖1顯示現有的多指狀靜電放電保護裝置圖。該多指狀靜電放電保護裝置，由平行排列于驅動區塊100的N通道金屬氧化半導體(NMOS)多指狀晶體管所組成。每一手指晶體管，系具有源極120a、一漏極130a、及一柵極110a的金屬氧化半導體結構。兩相鄰的手指為共源極或共漏極。在該驅動區塊100中，觸發第一手指，可傳導與觸發相鄰的手指。為提高觸發手指的片電阻或觸發電壓，抗腐蝕保護氧化(resistprotectiveoxide，PRO)膜140a及140b形成于該漏極區130a上。或者，該抗腐蝕保護氧化膜也可形成于該源極區120a上。該抗腐蝕保護氧化膜140a或140b通常應用于集成電路的輸入/輸出部分，當與焊盤(bondingpad)電接觸時作為保護層。在典型的自動對準金屬硅化物制造技術范疇中，首先將抗腐蝕保護氧化層沉積于主動區(OD)上。接著，抗蝕掩模形成于由抗腐蝕保護氧化膜所覆蓋的區域上，用以在之后的制造步驟中保護該場效晶體管。然后對集成電路曝光區的抗腐蝕保護氧化膜進行蝕刻。剩余的抗腐蝕保護氧化膜作為靜電放電保護的限流電阻。然而，該方法具有一些缺點，首先是形成該抗蝕保護氧化膜會對合格率造成負面影響。當進行濕式蝕刻時，該工藝將在該抗蝕掩模邊源產生底切輪廓(undercutprofile),導致尺寸控制不良、抗蝕掩模剝落(peeling)、甚至掩模掀離(liftoff)。其次，該抗蝕保護氧化區會增加該漏極/源極區的尺寸，而對該靜電放電裝置中的每一手指造成機械應力效應，如已知的氧化長度(LOD)效應。圖2顯示美國專利案5，721，439所公開的另一限流電阻結構，利用多晶硅帶(polysiliconstrip)作為限流電阻而強迫柵極延遲。該限流電阻203由多晶硅阻隔(polysiliconblockage)形成，且均勻分布于漏極區220中，當漏極區220的擴散電阻增加時，在漏極接點202及該柵極201之間，用以提供相同的擴散電阻。然而，此結構中，該多晶硅204為浮置柵極，將產生如貫穿(punchthrough)或短路的可靠性問題。再者，因為具有限流電阻203的漏極區220消耗集成電路輸入/輸出的面積效率，因此相對而言占較大的尺寸。圖3顯示美國專利案6,587,320所公開的另一方法"后端限流"。在此實施例中，該靜電放電限流由包含"后端"(back-end)元件(例如硅接點、多晶硅接點、以及硅化多晶硅)的限流網路所形成。如圖3所示，該方法利用彎曲帶(meanderingstrip)302，從共同端301延伸至該靜電放電裝置320的漏極區303。該彎曲帶302產生電阻路徑，將多個金屬化層M1M3、多晶硅層P1、及互連通孔V1V2連接起來，以形成限流電阻。如本領域技術人員所了解的，附加的層或通孔會增加限流電阻的電阻值。通過垂直互連形成的限流電阻可解決由氧化長度(LOD)所引起的問題。不過，代價卻是在制造過程中，為了垂直地形成電阻路徑，的成本與復雜度也增大了。'有鑒于此，本發明提供一種具有限流電阻的多指狀靜電放電保護裝置的全新結構，可在全硅化技術中提升金屬氧化半導體晶體管的面積效率，且均勻導通該多指狀靜電放電保護裝置的每一手指。
發明內容本發明公開一種適用于靜電放電(ESD)裝置之限流電阻，包括至少一個第一主動區，形成靜電放電(ESD)晶體管的源極/漏極；至少一個具有螺旋形狀的阻抗元件，形成于半導體結構的單層中；其中，該阻抗元件具有第一端耦接該第一主動區，及第二端耦接包含電源(Vdd或Vss)端的焊盤。如上所述的限流電阻，其中，該焊盤為正高電壓源(Vdd)端或互補低電壓源(Vss)端。如上所述的限流電阻，其中，該阻抗元件由一個或多個主動區所構成，而該單層為基材。如上所述的限流電阻，其中，該主動區為硅化主動區。如上所述的限流電阻，其中，該主動區的寬度、以及兩主動區間的空間，遵循既定的最小設計規則。如上所述的限流電阻，其中，該螺旋形狀為順時針螺旋、逆時針螺旋、或鋸齒形。如上所述的限流電阻，其中，該第一主動區為該靜電放電晶體管的漏極，因此該阻抗元件的第二端耦接該焊盤。如上所述的限流電阻，其中，該第一主動區為該靜電放電晶體管的源極，因此該阻抗元件的第二端耦接Vdd或Vss。本發明還提供一種限流電阻，適用于靜電放電裝置，該限流電阻包括至少一個第一主動區，形成靜電放電晶體管的源極/漏極；及至少一個具有螺旋形狀的阻抗元件，由一個或多個第二主動區形成；其中，該阻抗元件具有一個第一端耦接該第一主動區，及一個第二端耦接一焊盤。如上所述的限流電阻，其中，該焊盤為正高電壓源(Vdd)端或互補低電壓源(Vss)端。如上所述的限流電阻，其中，該第二主動區為硅化主動區。如上所述的限流電阻，其中，該第二主動區的寬度、以及兩個第二主動區間的空間，遵循既定最小設計規則。如上所述的限流電阻，其中，該螺旋形狀為順時針螺旋、逆時針螺旋、或鋸齒形。如上所述的限流電阻，其中，該第一主動區為該靜電放電晶體管的漏極，因此該阻抗元件的第二端耦接該焊盤。如上所述的限流電阻，其中，該第一主動區為該靜電放電晶體管的源極，因此該阻抗元件的第二端耦接Vdd或Vss。本發明能夠確保通過增加源極/漏極區的限流電組可以均勻導通，且不會造成氧化長度(LOD)效應。為使本發明的上述目的、特征和優點能更明顯易懂，下文特舉實施例，并配合所附附圖，詳細說明如下。圖1顯示現有技術的利用抗蝕保護氧化作為限流電阻的靜電放電保護裝置圖2顯示現有技術的具有限流電阻的靜電放電保護裝置圖3顯示另一現有技術的具有限流電阻的靜電放電保護裝置圖4顯示依據本發明實施例的具有螺旋限流電阻的靜電放電保護裝置圖5顯示依據本發明另一實施例的具有鋸齒限流電阻的靜電放電保護裝置圖6顯示依據本發明另一實施例的具有彎曲限流電阻的靜電放電保護裝置圖。其中，附圖標記說明如下100、412驅動區塊；140a、140b抗蝕保護氧化膜；430a-430d多指狀晶體管;203限流電阻；302彎曲帶；Pl多晶硅層;301共同端；Ml-M3金屬化層;V1-V2通孑L;320靜電放電裝置;407螺旋限流電阻;420硅化主動區；110a、201、401柵極;120a、402、502a、602a、602b源極區;130a、220、303、403a、503a、503b漏極區;202、405-406、505a-505b、507a、605、607a-607b接點;404、504a-504b、604a-604b阻抗元件；510a、510b手指晶體管。具體實施例方式本發明確保通過增加源極/漏極區的限流電組可以均勻導通，且不會造成氧化長度(LOD)效應。增加限流電組的目的為增加隨后觸發手指的觸發電壓，且最后可以均勻方式導通每一手指。此外，隨著存儲器及邏輯裝置趨于形成于同一集成電路上，本發明的實施例也提出形成該限流電阻的方法，為利用自動對準金屬硅化物技術(salicide)的制造工藝，如同形成對場效晶體管(FET)元件的電接點。圖1至圖3已在本發明的相關背景中敘述與討論，所以于此不另加贅述。圖4顯示依據本發明實施例的具有螺旋限流電阻的靜電放電保護裝置圖。該靜電放電保護裝置包括驅動區塊410，具有多指狀晶體管430a430d。該多指狀晶體管430a430d為全硅化N通道金屬氧化半導體(NMOS)晶體管，形成于硅化主動區420中，作為P型基底(P-substrate)或P型阱區(P-well)中的N+主動區。例如該手指晶體管430a包含源極區402、漏極區403a、及柵極401。該柵極401由多晶硅線(polysiliconline)形成。該源極區402及該漏極區403a則由典型硅化制造工藝形成。該手指晶體管430a430d，包括多個用以排放靜電放電(ESD)電流的通道。每一通道，通過該源極區402的接點406、以及螺旋限流電阻407的一端所對應的接點405來定義。該螺旋限流電阻407的另一端，通過部分主動區(OD)以連接至該晶體管430a的漏極。請參考圖4，該阻抗元件404以螺旋形圍繞該接點405，其一端耦接該漏極區403a，而另一端耦接該接點405。因此，該元件404形成具有所需阻抗的電阻，其耦接于焊盤及該靜電放電(ESD)晶體管430a間，且相對而言，占據較小的空間。圖4所示的元件404雖以順時針方向纏繞，然對本領域技術人員而言，逆時針纏繞亦能產生相同的作用。該阻抗元件404形成于基材中，例如硅化材質、或硅化鎳(nickelsilicide)，且均位于同一層中。利用硅化材質的優點，為形成該靜電放電保護裝置的制造工藝，易于與制造集成電路的制造工藝整合。此外，相較于金屬化材質，硅化材質具有更好的電子遷移性能。只要能在既定區域中提供高阻抗，該阻抗元件404亦可選擇性地由多晶硅、或金屬化材質形成。依此設計，該靜電放電(ESD)電流將沿著該螺旋限流電阻通過，而提高了隨后觸發的手指晶體管的觸發電壓。在此實施例中，多晶柵極至每一手指的淺溝槽隔離(STI)的距離大致相同，因此解決該氧化長度(LOD)效應的問題。該阻抗元件的螺旋形狀有助于增強該電阻路徑。用以延伸該電阻路徑的螺旋形狀，則具有各種變化，例如不同的鋸齒形狀，如圖5及圖6所示。圖5顯示類似于圖4的多指狀晶體管布局圖。兩者最大的差異在于阻抗元件504a504b的布局。請參考圖5，在此實施例中，該阻抗元件504a成鋸齒形，其中一端耦接該漏極區503a，而另一端耦接該接點505a。該阻抗元件504a為限流電阻。而用以排放靜電放電(ESD)電流的通道，由該源極區502a中的接點507a，及其對應接點505a所定義。值得注意的是，接點505a稍微偏離該手指晶體管510b的漏極區503b，用以延伸該電阻路徑。同理，接點505b也稍微偏離該手指晶體管510a的漏極區503a。圖6顯示依據本發明另一實施例的具有彎曲形狀及共接點的阻抗元件布局圖。該多指狀晶體管的布局與圖4及圖5類似。在此實施例中，該阻抗元件604a及604b成彎曲形狀，且共享同一接點605以節省空間。而用以排放靜電放電(ESD)電流的通道，則由該源極區602a中的接點607a，及其對應接點605所定義。該阻抗元件604a及604b提供限流的電阻。另一方面，該源極區602b的接點607b，及其對應接點605，定義為用以排放靜電放電(ESD)電流的通道。如同于本領域技術人員所了解，可以通過調整該阻抗元件的長度及寬度、該接點及該柵極的距離、以及每列中阻抗元件的數量，而得到不同的電阻值。我們可以利用下列公式，以確定該靜電放電保護裝置的限流電阻值Rb=(L/W)xRs固，其中，"Rb"表示一阻抗元件之限流電阻值，"Rsh"表示片電阻值，"L"表示長度，"W"表示寬度，"N"表示漏極/源極上的阻抗元件數量。下表顯示各種制造工藝中，每一方塊的片電阻值(Rsq)，以及，關于阻抗元件遵循集成電路核心功能元件所需的最小設計規則時，各種線寬及空間的要求。<table>tableseeoriginaldocumentpage10</column></row><table>需注意"寬度"表示該螺旋限流電阻的線寬；"空間"表示該螺旋限流電阻的兩線段距離。由上表可知，當線寬減少時，方塊電阻值隨之增加。換句話說，與次微米半導體裝置相比較，電阻的作用，在納米半導體裝置中更為有效率。根據上述規則，可得出特定手指晶體管的電阻值，該晶體管的漏極區具有20個接點，且經由65納米制造工藝產生。在此實施例中，該阻抗元件具有特定手指寬度為33pm及長度為0.48pm。通過查表，可知65納米制造工藝的方塊電阻值為16.88Q,且得到最小設計規則下，該阻抗元件的長度及空間。接著，使用公式，便可得到特定長度0.48阿的限流電阻值Rb=(L/W)xRs固1=(0.48|im/0.08|Lim)x16.88Q/20=5.06Q。因此，該特定靜電放電保護裝置，每一手指的限流電阻值為5.06Q。若限流電阻值并未符合某集成電路的要求，那么可以調整長度及其它參數。圖4圖6所示的實施例尺寸僅為示范，而非用以限制本發明。該裝置總寬度取決于所需的靜電放電強度。在每一源極與漏極中，每列的接點數量取決于主動區的大小。而該金屬氧化半導體(MOS)靜電放電(ESD)裝置的手指數量，亦取決于每一金屬氧化半導體靜電放電裝置的焊盤大小。根據上述討論，有很多實施例可用以設計螺旋形阻抗元件的布局。螺旋形可包括任何彎曲形狀，可延伸由漏極至接點的電阻路徑。值得一提的是，本發明所討論的，是針對N通道金屬氧化半導體(NMOS)的靜電放電裝置。然而，本發明也可以相似的方式適用于P通道金屬氧化半導體(PMOS)的靜電放電裝置。本領域技術人員所熟知的各種修改在此不進一步討論。上述提供不同的實施例，或用以實現本發明各種特征的實施例。所述關于元件及流程的特定實施例，有助于驗證本發明。當然，這些實施例并非用以限制本發明所述的權利要求范圍。雖然本發明已以優選實施例公開如上，然其并非用以限定本發明，本領域技術人員在不脫離本發明的精神和范圍內，當可做些許變更與修飾，因此本發明的保護范圍當視后附的權利要求書所界定的范圍為準。權利要求1、一種限流電阻，適用于靜電放電裝置，該限流電阻包括至少一個第一主動區，形成靜電放電晶體管的源極/漏極；及至少一個具有螺旋形狀的阻抗元件，形成于半導體結構的單層中；其中，該阻抗元件具有第一端耦接該第一主動區，及第二端耦接焊盤。2、如權利要求l所述的限流電阻，其中，該焊盤為正高電壓源(Vdd)端或互補低電壓源(Vss)端。3、如權利要求1所述的限流電阻，其中，該阻抗元件由一個或多個主動區所構成，而該單層為基材。4、如權利要求3所述的限流電阻，其中，該主動區為硅化主動區。5、如權利要求3所述的限流電阻，其中，該主動區的寬度、以及兩主動區間的空間，遵循既定的最小設計規則。6、如權利要求1所述的限流電阻，其中，該螺旋形狀為順時針螺旋、逆時針螺旋、或鋸齒形。7、如權利要求1所述的限流電阻，其中，該第一主動區為該靜電放電晶體管的漏極，因此該阻抗元件的第二端耦接該焊盤。8、如權利要求1所述的限流電阻，其中，該第一主動區為該靜電放電晶體管的源極，因此該阻抗元件的第二端耦接正高電壓源(Vdd)或互補低電壓源(Vss)。9、一種限流電阻，適用于靜電放電裝置，該限流電阻包括至少一個第一主動區，形成靜電放電晶體管的源極/漏極；及至少一個具有螺旋形狀的阻抗元件，由一個或多個第二主動區形成；其中，該阻抗元件具有一個第一端耦接該第一主動區，及一個第二端耦接一焊盤。10、如權利要求9所述的限流電阻，其中，該焊盤為正高電壓源(Vdd)端或互補低電壓源(Vss)端。11、如權利要求9所述的限流電阻，其中，該第二主動區為硅化主動區。12、如權利要求9所述的限流電阻，其中，該第二主動區的寬度、以及兩個第二主動區間的空間，遵循既定最小設計規則。13、如權利要求9所述的限流電阻，其中，該螺旋形狀為順時針螺旋、逆時針螺旋、或鋸齒形。14、如權利要求9所述的限流電阻，其中，該第一主動區為該靜電放電晶體管的漏極，因此該阻抗元件的第二端耦接該焊盤。15、如權利要求9所述的限流電阻，其中，該第一主動區為該靜電放電晶體管的源極，因此該阻抗元件的第二端耦接正高電壓源(Vdd)端或互補低電壓源(Vss)。全文摘要本發明公開了一種限流電阻，適用于靜電放電(ESD)裝置，該限流電阻包括至少一個第一主動區，形成靜電放電(ESD)晶體管的源極/漏極；以及至少一個具有螺旋形狀的阻抗元件，形成于半導體結構的單層中；其中，該阻抗元件具有第一端耦接該第一主動區，及第二端耦接包含電源(Vdd或Vss)端的焊盤。本發明能夠確保通過增加源極/漏極區的限流電組可以均勻導通，且不會造成氧化長度(LOD)效應。文檔編號H01L27/02GK101179070SQ20071013689公開日2008年5月14日申請日期2007年7月23日優先權日2006年11月10日發明者陳克明申請人:臺灣積體電路制造股份有限公司